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參數(shù)資料
| 型號(hào)： | IRSLIDER2EK |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 31/250頁 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL IR SLIDER SI1142 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | QuickSense™ |
| 傳感器類型： | 近程，紅外線 |
| 傳感范圍： | 1 個(gè)滑塊 |
| 接口： | USB |
| 電源電壓： | 5V，USB |
| 嵌入式： | 是，MCU，8 位 |
| 已供物品： | 板 |
| 已用 IC / 零件： | C8051F800，Si1142 |
| 其它名稱： | 336-1972 |
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C8051F80x-83x
126
Rev. 1.0
SFR Address = 0xFF
21.3. External Reset
The external RST pin provides a means for external circuitry to force the device into a reset state. Assert-
ing an active-low signal on the RST pin generates a reset; an external pullup and/or decoupling of the RST
pin may be necessary to avoid erroneous noise-induced resets. See Section “7. Electrical Characteristics”
on page 39 for complete RST pin specifications. The PINRSF flag (RSTSRC.0) is set on exit from an exter-
nal reset.
21.4. Missing Clock Detector Reset
The Missing Clock Detector (MCD) is a one-shot circuit that is triggered by the system clock. If the system
clock remains high or low for more than the MCD timeout, the one-shot will time out and generate a reset.
After a MCD reset, the MCDRSF flag (RSTSRC.2) will read 1, signifying the MCD as the reset source; oth-
erwise, this bit reads 0. Writing a 1 to the MCDRSF bit enables the Missing Clock Detector; writing a 0 dis-
ables it. The state of the RST pin is unaffected by this reset.
SFR Definition 21.1. VDM0CN: VDD Monitor Control
Bit
7654
3
2
1
0
Name
VDMEN
VDDSTAT
Type
R/W
RRR
R
Reset
Varies
Bit
Name
Function
7VDMEN
VDD Monitor Enable.
This bit turns the VDD monitor circuit on/off. The VDD Monitor cannot generate sys-
tem resets until it is also selected as a reset source in register RSTSRC (SFR Def-
may generate a system reset. In systems where this reset would be undesirable, a
delay should be introduced between enabling the VDD Monitor and selecting it as a
reset source. After a power-on reset, the VDD monitor is enabled, and this bit will
read 1. The state of this bit is sticky through any other reset source.
0: VDD Monitor Disabled.
1: VDD Monitor Enabled.
6VDDSTAT
VDD Status.
This bit indicates the current power supply status (VDD Monitor output).
0: VDD is at or below the VDD monitor threshold.
1: VDD is above the VDD monitor threshold.
5:0
Unused
Read = Varies; Write = Don’t care.
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