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參數(shù)資料
| 型號： | ISPLSI 1024EA-200LT100 |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 11/13頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 48I/O 10NS 100TQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | ispLSI® 1000EA |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時間 tpd(1)： | 4.5ns |
| 電壓電源 - 內(nèi)部： | 4.75 V ~ 5.25 V |
| 邏輯元件/邏輯塊數(shù)目： | 24 |
| 門數(shù)： | 4000 |
| 輸入/輸出數(shù)： | 48 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | ISPLSI1024EA-200LT100 |
7
Specifications ispLSI 1024EA
USE
ispMA
CH
4A5
FOR
NEW
5V
DESIGNS
Internal Timing Parameters1
GRP Delay, 24 GLB Loads
tiobp
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
3. The XOR adjacent path can only be used by hard macros.
Table 2-0036A/1024EA
v.2.5
Inputs
UNITS
DESCRIPTION
#
2
PARAM.
22 I/O Register Bypass
ns
tiolat
23 I/O Latch Delay
ns
tgrp24
33
ns
GLB
t1ptxor
36 1 ProductTerm/XOR Path Delay
ns
t20ptxor 37 20 Product Term/XOR Path Delay
ns
txoradj
38 XOR Adjacent Path Delay
ns
tgbp
39 GLB Register Bypass Delay
ns
tgsu
40 GLB Register Setup Time before Clock
ns
tgh
41 GLB Register Hold Time after Clock
ns
tgco
42 GLB Register Clock to Output Delay
ns
3
tgro
43 GLB Register Reset to Output Delay
ns
tptre
44 GLB Product Term Reset to Register Delay
ns
tptoe
45 GLB Product Term Output Enable to I/O Cell Delay
ns
tptck
46 GLB Product Term Clock Delay
ns
ORP
GRP
t4ptbpc 34 4 ProductTerm Bypass Path Delay (Combinatorial)
ns
t4ptbpr
35 4 Product Term Bypass Path Delay (Registered)
ns
torp
48 ORP Delay
ns
torpbp
49 ORP Bypass Delay
ns
tiosu
24 I/O Register Setup Time before Clock
ns
tioh
25 I/O Register Hold Time after Clock
ns
tioco
26 I/O Register Clock to Out Delay
ns
tior
27 I/O Register Reset to Out Delay
ns
tdin
28 Dedicated Input Delay
ns
tgrp16
32 GRP Delay, 16 GLB Loads
ns
tgrp8
31 GRP Delay, 8 GLB Loads
ns
tgrp4
30 GRP Delay, 4 GLB Loads
ns
tgrp1
29 GRP Delay, 1 GLB Load
ns
tgfb
47 GLB Feedback Delay
ns
MIN. MAX.
-200
—
0.2
1.0
1.5
—
3.0
0.0
—
0.3
4.0
2.5
1.9
0.6
1.4
3.8
2.5
2.1
1.7
1.8
—
2.5
0.8
0.1
—
4.0
1.1
2.1
1.7
1.5
1.3
—
0.0
-100
MIN.
MAX.
-125
—
1.4
4.0
3.5
—
3.4
0.0
—
0.3
4.0
2.9
3.6
1.2
1.4
4.9
3.8
5.7
3.4
3.1
—
3.9
1.3
0.2
—
4.6
1.9
2.5
2.1
1.9
1.7
—
0.3
3.5
2.8
—
3.0
0.0
—
0.4
4.0
3.3
4.3
2.1
1.7
5.0
4.5
7.2
4.9
3.8
—
4.7
—
0.3
—
0.3
1.4
0.4
—
5.0
2.2
2.9
2.5
2.3
2.1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ISPLSI 1032-90LT | IC PLD ISP 64I/O 12NS 100TQFP |
| ISPLSI 1032E-125LJN | IC PLD ISP 64I/O 7.5NS 84PLCC |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ISPLSI1024EA-200LT100 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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| ISPLSI1032-50LJ | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
| ISPLSI1032-60 | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ISPLSI1032-60LG | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
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