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參數(shù)資料
| 型號： | ISPLSI 1048E-100LQN |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 17/17頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 96I/O 10NS 128PQFP |
| 標準包裝： | 24 |
| 系列： | ispLSI® 1000E |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時間 tpd(1)： | 10.0ns |
| 電壓電源 - 內(nèi)部： | 4.75 V ~ 5.25 V |
| 邏輯元件/邏輯塊數(shù)目： | 48 |
| 門數(shù)： | 8000 |
| 輸入/輸出數(shù)： | 96 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-BQFP |
| 供應商設備封裝： | 128-PQFP（28x28） |
| 包裝： | 托盤 |
| 其它名稱： | 220-1597 ISPLSI 1048E-100LQN-ND ISPLSI1048E-100LQN |
Specifications ispLSI 1048E
9
USE
ispLSI
1048EA
FOR
NEW
DESIGNS
Internal Timing Parameters1
tob
1. Internal timing parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
Table 2-0037A/1048E
Outputs
UNITS
-100
MIN.
-90
MIN.
MAX.
DESCRIPTION
#
PARAMETER
49 Output Buffer Delay
–
1.7
ns
toen
51 I/O Cell OE to Output Enabled
–
6.4
ns
tgy0
54 Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)
2.0
2.8
ns
Global Reset
2.0
5.1
Clocks
2.0
tgr
59 Global Reset to GLB and I/O Registers
–
4.5
ns
4.3
todis
52 I/O Cell OE to Output Disabled
–
6.4
ns
5.1
tgy1/2
55 Clock Delay, Y1 or Y2 to Global GLB Clock Line
2.0
2.8
ns
2.0
tgcp
56 Clock Delay, Clock GLB to Global GLB Clock Line
0.8
1.8
ns
1.8
tioy2/3
57 Clock Delay, Y2 or Y3 to I/O Cell Global Clock Line
0.0
0.5
ns
0.0
tiocp
58 Clock Delay, Clock GLB to I/O Cell Global Clock Line
0.8
1.8
ns
1.8
tgoe
53 Global OE
–
2.6
ns
3.9
tsl
50 Output Slew Limited Delay Adder
–
12.0
ns
10.0
-125
MIN. MAX.
–
0.9
1.3
4.3
0.9
–
2.8
–
4.3
0.9
0.8
1.8
0.0
0.8
1.8
–
2.7
–
10.0
相關PDF資料 |
PDF描述 |
|---|---|
| JMK316BJ685KF-T | CAP CER 6.8UF 6.3V 10% X5R 1206 |
| EMK325F106ZH-T | CAP CER 10UF 16V Y5V 1210 |
| AMC20DRES-S734 | CONN EDGECARD 40POS .100 EYELET |
| GSM06DRTI | CONN EDGECARD 12POS DIP .156 SLD |
| HMC35DRTS-S13 | CONN EDGECARD 70POS .100 EXTEND |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| ISPLSI1048E100LQNI | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ISPLSI1048E100LT | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ispLSI1048E-100LT | 功能描述:CPLD - 復雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI1048E100LTI | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ISPLSI1048E100LTN | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
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