Specifications ispLSI 1048E 10 USE ispLSI 1048EA FOR NEW DESIGNS Internal Timing Parameters1
參數(shù)資料
型號(hào): ISPLSI 1048E-50LTN
廠商: Lattice Semiconductor Corporation
文件頁(yè)數(shù): 2/17頁(yè)
文件大小: 0K
描述: IC PLD ISP 96I/O 20NS 128TQFP
標(biāo)準(zhǔn)包裝: 90
系列: ispLSI® 1000E
可編程類(lèi)型: 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1): 20.0ns
電壓電源 - 內(nèi)部: 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目: 48
門(mén)數(shù): 8000
輸入/輸出數(shù): 96
工作溫度: 0°C ~ 70°C
安裝類(lèi)型: 表面貼裝
封裝/外殼: 128-LQFP
供應(yīng)商設(shè)備封裝: 128-TQFP(14x14)
包裝: 托盤(pán)
其它名稱: ISPLSI1048E-50LTN
Specifications ispLSI 1048E
10
USE
ispLSI
1048EA
FOR
NEW
DESIGNS
Internal Timing Parameters1
tob
1. Internal timing parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
Table 2-0037B/1048E
Outputs
UNITS
-70
MIN.
-50
MIN.
MAX.
DESCRIPTION
#
PARAMETER
49 Output Buffer Delay
3.2
ns
toen
51 I/O Cell OE to Output Enabled
7.9
ns
tgy0
54 Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)
2.8
3.3
ns
Global Reset
2.2
6.9
Clocks
2.8
tgr
59 Global Reset to GLB and I/O Registers
7.5
ns
4.5
todis
52 I/O Cell OE to Output Disabled
7.9
ns
6.9
tgy1/2
55 Clock Delay, Y1 or Y2 to Global GLB Clock Line
2.8
3.3
ns
2.8
tgcp
56 Clock Delay, Clock GLB to Global GLB Clock Line
0.8
1.8
ns
1.8
tioy2/3
57 Clock Delay, Y2 or Y3 to I/O Cell Global Clock Line
0.1
0.0
0.7
ns
0.6
tiocp
58 Clock Delay, Clock GLB to I/O Cell Global Clock Line
0.8
1.8
ns
1.8
tgoe
53 Global OE
8.1
ns
5.1
tsl
50 Output Slew Limited Delay Adder
12.0
ns
12.0
相關(guān)PDF資料
PDF描述
GMA44DTAT CONN EDGECARD 88POS R/A .125 SLD
172-E09-103R011 CONN DB9 MALE SOLDER CUP NKL
MIC39150-2.5BU TR IC REG LDO 2.5V 1.5A TO-263
172-E09-102R011 CONN DB9 MALE SOLDER CUP TIN
SGP400TZ IC CTRLR PWM GREEN CM OTP SSOT6
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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ISPLSI1048E50LTNI 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD
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