Specifications ispLSI 1048EA 8 USE ispMA CH 4A5 FOR NEW 5V DESIGNS Internal Timing Parameters1 <" />
參數(shù)資料
型號(hào): ISPLSI 1048EA-170LQ128
廠商: Lattice Semiconductor Corporation
文件頁數(shù): 13/14頁
文件大?。?/td> 0K
描述: IC PLD ISP 96I/O 5NS 128PQFP
標(biāo)準(zhǔn)包裝: 24
系列: ispLSI® 1000EA
可編程類型: 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1): 5.0ns
電壓電源 - 內(nèi)部: 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目: 48
門數(shù): 8000
輸入/輸出數(shù): 96
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 128-BQFP
供應(yīng)商設(shè)備封裝: 128-PQFP(28x28)
包裝: 托盤
其它名稱: ISPLSI1048EA-170LQ128
Specifications ispLSI 1048EA
8
USE
ispMA
CH
4A5
FOR
NEW
5V
DESIGNS
Internal Timing Parameters1
tob
1. Internal timing parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
Table 2-0037A/1048EA
v.2.0
Outputs
UNITS
-100
MIN. MAX.
DESCRIPTION
#
PARAMETER
50 Output Buffer Delay
ns
toen
52 I/O Cell OE to Output Enabled
ns
tgy0
55 Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)
ns
Global Reset
Clocks
tgr
60 Global Reset to GLB and I/O Registers
ns
todis
53 I/O Cell OE to Output Disabled
ns
tgy1/2
56 Clock Delay, Y1 or Y2 to Global GLB Clock Line
ns
tgcp
57 Clock Delay, Clock GLB to Global GLB Clock Line
ns
tioy2/3
58 Clock Delay, Y2 or Y3 to I/O Cell Global Clock Line
ns
tiocp
59 Clock Delay, Clock GLB to I/O Cell Global Clock Line
ns
tgoe
54 Global OE
ns
tsl
51 Output Slew Limited Delay Adder
ns
-125
MIN. MAX.
-170
MIN. MAX.
0.9
3.3
0.9
0.4
3.3
0.9
0.8
1.8
0.0
0.8
2.8
2.6
1.1
0.9
0.8
0.0
0.8
1.7
4.0
1.1
2.1
4.0
0.9
1.8
0.0
2.8
3.0
6.0
1.9
1.5
0.8
0.0
0.8
2.0
5.1
1.9
5.1
1.5
1.8
0.0
2.8
3.9
6.0
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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ISPLSI2030A-110LJ44 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC
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