Specifications ispLSI 2096/A 6 USE ispLSI 2096E FOR NEW DESIGNS Internal Timing Parameters1 Over" />
參數(shù)資料
型號： ISPLSI 2096A-100LTN128
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 9/12頁
文件大?。?/td> 0K
描述： IC PLD ISP 96I/O 10NS 128TQFP
標準包裝： 90
系列： ispLSI® 2000A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 24
宏單元數(shù)： 96
門數(shù)： 4000
輸入/輸出數(shù)： 96
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 128-LQFP
供應商設(shè)備封裝： 128-TQFP（14x14）
包裝： 托盤
其它名稱： ISPLSI2096A-100LTN128
Specifications ispLSI 2096/A
6
USE
ispLSI
2096E
FOR
NEW
DESIGNS
Internal Timing Parameters1
Over Recommended Operating Conditions
tio
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
3. The XOR adjacent path can only be used by hard macros.
Table 2-0036/2096
Inputs
UNITS
-100
MIN.
-80
MIN.
MAX.
DESCRIPTION
#
2
PARAMETER
20 Input Buffer Delay
–
1.8
ns
tdin
21 Dedicated Input Delay
–
4.4
ns
tgrp
22 GRP Delay
–
2.6
ns
GLB
t1ptxor
24
1 Product Term/XOR Path Delay
–
8.0
ns
t20ptxor
25
20 Product Term/XOR Path Delay
–
8.8
ns
txoradj
26
XOR Adjacent Path Delay
–
9.8
ns
tgbp
27
GLB Register Bypass Delay
–
1.3
ns
tgsu
28
GLB Register Setup Time before Clock
–
1.4
–
ns
tgh
29
GLB Register Hold Time after Clock
–
6.0
–
ns
tgco
30
GLB Register Clock to Output Delay
–
0.4
ns
3
tgro
31
GLB Register Reset to Output Delay
–
1.6
ns
tptre
32
GLB Product Term Reset to Register Delay
–
8.6
ns
tptoe
33
GLB Product Term Output Enable to I/O Cell Delay
–
9.0
ns
tptck
35 GLB Product Term Clock Delay
5.6
10.2
ns
ORP
0.5
2.2
GRP
1.7
t4ptbpc
23 4 Product Term Bypass Comb. Path Delay
–
8.1
ns
6.8
7.3
8.0
0.5
5.8
1.2
4.0
0.3
1.3
6.1
8.6
4.1
7.1
torp
36 ORP Delay
–
2.0
ns
torpbp
37 ORP Bypass Delay
–
0.5
ns
1.4
0.4
-125
MIN. MAX.
–
0.2
1.5
1.3
–
5.7
6.0
6.5
0.5
4.5
0.8
3.0
0.2
1.1
4.8
7.3
3.3
5.6
–
0.8
0.3
34
t4ptbpr
4 Product Term Bypass Reg. Path Delay
–
6.8
ns
5.8
–
5.0
Outputs
tob
38 Output Buffer Delay
–
2.0
ns
tsl
39 Output Slew Limited Delay Adder
–
10.0
ns
1.6
10.0
–
1.2
10.0
toen
40 I/O Cell OE to Output Enabled
–
4.6
ns
todis
41 I/O Cell OE to Output Disabled
–
4.6
ns
4.2
–
3.2
tgoe
42 Global Output Enable
–
7.4
ns
4.8
–
3.8
Clocks
tgy0
43 Clock Delay, Y0 to Global GLB Clock Line (Ref. Clock)
2.7
3.6
ns
tgy1/2
44 Clock Delay, Y1 or Y2 to Global GLB Clock Line
2.7
3.6
ns
2.7
2.3
Global Reset
tgr
45 Global Reset to GLB
–
11.4
ns
9.2
–
6.9
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