Specifications ispLSI 3320 6 External Switching Characteristics1, 2, 3 Over Recommended Operatin" />
參數(shù)資料
型號： ISPLSI 3320-70LQ
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 15/17頁
文件大小： 0K
描述： IC PLD ISP 160I/O 15NS 208PQFP
標(biāo)準(zhǔn)包裝： 24
系列： ispLSI® 3000
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 15.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 40
門數(shù)： 14000
輸入/輸出數(shù)： 160
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
包裝： 托盤
其它名稱： ISPLSI3320-70LQ
Specifications ispLSI 3320
6
External Switching Characteristics1, 2, 3
Over Recommended Operating Conditions
tpd1
UNITS
-100
MIN.
TEST
COND.
1. Unless noted otherwise, all parameters use 20 PTXOR path and ORP.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-bit counter using GRP feedback.
4. fmax (Toggle) may be less than 1/(twh + twl). This is to allow for a clock duty cycle of other than 50%.
5. Reference Switching Test Conditions section.
Table 2-0030/3320
1
5
3
1
tsu2 + tco1
(
)
-70
MIN.
MAX.
DESCRIPTION
#
2
PARAMETER
A1 Data Propagation Delay, 4PT Bypass, ORP Bypass
–
10.0
–
15.0
ns
tpd2
A2 Data Propagation Delay
–
ns
fmax
A3 Clock Frequency with Internal Feedback
100
–
70.0
–
MHz
fmax (Ext.)
–4 Clock Frequency with External Feedback
–
MHz
fmax (Tog.)
–5 Clock Frequency, Maximum Toggle
–
MHz
tsu1
–6 GLB Reg. Setup Time before Clock, 4 PT Bypass
–
ns
4
tco1
A7 GLB Reg. Clock to Output Delay, ORP Bypass
6.0
–
ns
th1
–8 GLB Reg. Hold Time after Clock, 4 PT Bypass
–
ns
tsu2
–9 GLB Reg. Setup Time before Clock
–
ns
tco2
–10 GLB Reg. Clock to Output Delay
–
ns
th2
–11 GLB Reg. Hold Time after Clock
–
ns
tr1
A12 Ext. Reset Pin to Output Delay
–
ns
trw1
–13 Ext. Reset Pulse Duration
–
ns
tptoeen
B14 Input to Output Enable
–
ns
tptoedis
C15 Input to Output Disable
–
ns
tgoeen
B16 Global OE Output Enable
–
ns
tgoedis
C17 Global OE Output Disable
–
ns
ttoeen
B18 Test OE Output Enable
–
ns
ttoedis
C19 Test OE Output Disable
–
ns
twh
–20 Ext. Synchronous Clock Pulse Duration, High
5.0
–
ns
twl
–21 Ext. Synchronous Clock Pulse Duration, Low
5.0
–
ns
tsu3
–22 I/O Reg Setup Time before Ext. Synchronous Clock (Y3, Y4)
4.5
–
ns
th3
–23 I/O Reg Hold Time after Ext. Sync Clock (Y3, Y4)
0.0
–
ns
77.0
100
6.0
0.0
7.0
0.0
6.5
13.0
7.0
13.5
18.0
9.0
12.0
–
50.0
83.0
9.0
0.0
11.0
0.0
12.0
6.0
5.0
0.0
18.0
9.0
10.0
15.0
21.0
12.0
15.0
ALL
DEVICES
DISCONTINUED
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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