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Lattice Semiconductor
ispClock5300S Family Data Sheet
13
Static Phase Offset vs. Reference Clock Logic Type
Boundary Scan Logic
Symbol
Reference Clock Logic
(REFA/REFB)
Feedback Input
Logic (FBK)
Feedback Output Logic
(BANK_xA/BANK_xB)
Min.
Max.
Units
t(φ) – Static Phase Offset
LVCMOS 33
LVCMOS33
-40
100
ps
LVCMOS 25
LVCMOS25
-70
80
ps
LVCMOS 18
LVCMOS18
-80
80
ps
SSTL3
-70
390
ps
SSTL2
-70
340
ps
HSTL(1.5V)
-100
360
ps
eHSTL(1.8V)
-100
360
ps
LVDS (2.5V)
1
LVDS-Single Ended
LVCMOS25
140
530
ps
LVPECL
1
LVPECL-Single Ended LVCMOS33
80
300
ps
1. The output clock to feedback can be skewed to center the static phase offset spread.
Symbol
Parameter
Min.
Max.
Units
tBTCP
TCK (BSCAN Test) Clock Cycle
40
—
ns
tBTCH
TCK (BSCAN Test) Pulse Width High
20
—
ns
tBTCL
TCK (BSCAN Test) Pulse Width Low
20
—
ns
tBTSU
TCK (BSCAN Test) Setup Time
8
—
ns
tBTH
TCK (BSCAN Test) Hold Time
10
—
ns
tBRF
TCK (BSCAN Test) Rise and Fall Rate
50
—
mV/ns
tBTCO
TAP Controller Falling Edge of Clock to Valid Output
—
10
ns
tBTOZ
TAP Controller Falling Edge of Clock to Data Output Disable
—
10
ns
tBTVO
TAP Controller Falling Edge of Clock to Data Output Enable
—
10
ns
tBVTCPSU
BSCAN Test Capture Register Setup Time
8
—
ns
tBTCPH
BSCAN Test Capture Register Hold Time
10
—
ns
tBTUCO
BSCAN Test Update Register, Falling Edge of Clock to Valid Output
—
25
ns
tBTUOZ
BSCAN Test Update Register, Falling Edge of Clock to Output Disable
—
25
ns
tBTUOV
BSCAN Test Update Register, Falling Edge of Clock to Output Enable
—
25
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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