參數(shù)資料
型號(hào)： KFH4G16U2M-DIB6
廠商： SAMSUNG SEMICONDUCTOR CO. LTD.
英文描述： FLASH MEMORY(54MHz)
中文描述： 閃存（54MHz之間）
文件頁(yè)數(shù)： 103/125頁(yè)
文件大?。?/td> 1657K
代理商： KFH4G16U2M-DIB6
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OneNAND1G(KFG1G16Q2M-DEB5)
5.4 AC Characteristics for Synchronous Burst Read
FLASH MEMORY
103
OneNAND2G(KFH2G16Q2M-DEB5)
OneNAND4G(KFW4G16Q2M-DEB5)
Note
1. If OE is disabled at the same time or before CE is disabled, the output will go to high-z by t
OEZ
.
If CE is disabled at the same time or before OE is disabled, the output will go to high-z by t
CEZ
.
If CE and OE are disabled at the same time, the output will go to high-z by t
OEZ
.
2. It is the following clock of address fetch clock.
Parameter
Symbol
KFG1G16Q2M/KFH2G16Q2M
/KFW4G16Q2M
Unit
Min
Max
Clock
CLK
1
54
MHz
Clock Cycle
t
CLK
18.5
-
ns
Initial Access Time
t
IAA
-
76
ns
Burst Access Time Valid Clock to Output Delay
t
BA
-
14.5
ns
AVD Setup Time to CLK
t
AVDS
7
-
ns
AVD Hold Time from CLK
t
AVDH
7
-
ns
Address Setup Time to CLK
t
ACS
7
-
ns
Address Hold Time from CLK
t
ACH
7
-
ns
Data Hold Time from Next Clock Cycle
t
BDH
4
-
ns
Output Enable to Data
t
OE
-
20
ns
CE Disable to Output High Z
t
CEZ
1)
-
20
ns
OE Disable to Output High Z
t
OEZ
1)
-
17
ns
CE Setup Time to CLK
t
CES
7
-
ns
CLK High or Low Time
t
CLKH/L
t
CLK
/3
-
ns
CLK
2)
to RDY valid
t
RDYO
-
14.5
ns
CLK to RDY Setup Time
t
RDYA
-
14.5
ns
RDY Setup Time to CLK
t
RDYS
4
-
ns
CE low to RDY valid
t
CER
-
15
ns
See Timing Diagrams 6.1 and 6.2
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PDF描述
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KFH63212 制造商:n/a 功能描述:Ships in 2 days
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