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參數(shù)資料
| 型號： | KSZ8995XA-EVAL |
| 廠商： | Micrel Inc |
| 文件頁數(shù)： | 22/51頁 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION FOR KSZ8995XA |
| 標準包裝： | 1 |
| 主要目的： | 接口，以太網(wǎng)控制器（PHY 和 MAC） |
| 嵌入式： | 否 |
| 已用 IC / 零件： | KSZ8995XA |
| 主要屬性： | 5 個端口，100BASE-TX/100BASE-FX/10BASE-T |
| 次要屬性： | 2xMII，SNI |
| 已供物品： | 板，CD，文檔，電源 |
| 產(chǎn)品目錄頁面： | 1114 (CN2011-ZH PDF) |
| 相關產(chǎn)品： | KSZ8995XAB3-ND - IC SWITCH 5-PORT 10/100 128PQFP KSZ8995XA4-ND - IC SWITCH 5-PORT 10/100 128PQFP 576-1042-ND - IC SWITCH 10/100 5PORT 128PQFP 576-1041-ND - IC SWITCH 10/100 5PORT 128PQFP |
| 其它名稱： | 576-1642 |
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May 2005
29
M9999-051305
KS8995XA
Micrel, Inc.
Register Map
Offset
Decimal
Hex
Description
0-1
0x00-0x01
Chip ID Registers
2-11
0x02-0x0B
Global Control Registers
12-15
0x0C-0x0F
Reserved
16-29
0x10-0x1D
Port 1 Control Registers
30-31
0x1E-0x2F
Port 1 Status Registers
32-45
0x20-0x2D
Port 2 Control Registers
46-47
0x2E-0x2F
Port 2 Status Registers
48-61
0x30-0x3D
Port 3 Control Registers
62-63
0x3E-0x3F
Port 3 Status Registers
64-77
0x40-0x4D
Port 4 Control Registers
78-79
0x4E-0x4F
Port 4 Status Registers
80-93
0x50-0x5D
Port 5 Control Registers
94-95
0x5E-0x5F
Port 5 Status Registers
96-103
0x60-0x67
TOS Priority Control Registers
104-109
0x68-0x6D
MAC Address Registers
Global Registers
Address
Name
Description
Mode
Default
Register 0 (0x00): Chip ID0
7-0
Family ID
Chip family
RO
0x95
Register 1 (0x01): Chip ID1/Start Switch
7-4
Chip ID
0x0 is assigned to 95 series. (95XA)
RO
0x0
3-1
Revision ID
RO
0x2
0
Start switch
The chip starts automatically after trying to read the
RW
—
external EEPROM. If EEPROM does not exist, the
chip will use default values for all internal registers. If
EEPROM is present, the contents in the EEPROM will
be checked. The switch will check: (1) Register 0 =
0x95, (2) Register 1 [7:4] = 0x0. If this check is OK,
the contents in the EEPROM will override chip register
default values.
Register 2 (0x02): Global Control 0
7
Reserved
R/W
0x0
6-4
802.1p base priority
Used to classify priority for incoming 802.1q packets.
R/W
0x4
“User priority” is compared against this value
≥: classified as high priority
< : classified as low priority
3
Enable PHY MII
1 = enable PHY MII interface
R/W
Pin LED[5][1] strap
(note: if not enabled, the switch will tri-state all outputs.)
option. Pull-down
(0): isolate. Pull-up
(1): Enable.
Note: LED[5][1]
has internal pull-up.
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PDF描述 |
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參數(shù)描述 |
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