參數(shù)資料
型號(hào)： LC5512MB-75FN256I
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 29/99頁(yè)
文件大?。?/td> 0K
描述： IC CPLD 512MACROCELLS 256FPBGA
標(biāo)準(zhǔn)包裝： 90
系列： ispXPLD® 5000MB
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 7.5ns
電壓電源 - 內(nèi)部： 2.3 V ~ 2.7 V
邏輯元件/邏輯塊數(shù)目： 16
宏單元數(shù)： 512
輸入/輸出數(shù)： 193
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
包裝： 托盤
Lattice Semiconductor
ispXPLD 5000MX Family Data Sheet
31
Timing Model
The task of determining timing in a ispXPLD 5000MX device is relatively simple. The timing model show in
Figure 20 shows the specific delay paths. Once the implementation of a given function is determined either con-
ceptually or from the software report file, the delay path of a function can easily be determined from the timing
model. The Lattice design tools report the timing delays based on the same timing model. Note that internal timing
parameters are for reference only, and are not tested. The external timing parameters are tested and guaranteed
for every device.
Figure 20. ispXPLD 5000MX Timing Model Diagram
MC Reg.
t
BUF
t
IOO
t
EN
t
DIS
OUT
DATA
C.E.
S/R
Q
Feedback
t
PTCLK
t
BCLK
IN
t
GCLK _IN
t
IOI
GCLK
From Feedback
RST
OE
t
INREG
t
INDIO
Memory
Functions
t
PDi
t
PTSR
t
BSR
t
OSA
t
PTOE
t
SPTOE
t
GPTOE
t
IN
t
IOI
t
GOE
t
IOI
t
RST
t
IOI
t
PDb
CLK, CE and Reset Only
3
t
PLL _DELAY
t
PLL _SEC_DELAY
t
SUM
t
CICOMFB
tCICOMC
t
EXP
t
PTSA
t
FBK
CASC
t
ROUTE
t
t
BLA
Some paths not available in memory
mode. Refer to timing tables for details.
Path only available for
FIFO Flags
tROUTEMF
tGCLK
SELECT
DEVICES
DISCONTINUED
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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LC5512MB-75FN672I 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family
LC5512MB-75Q208C 功能描述:CPLD - 復(fù)雜可編程邏輯器件 PROGRAM EXPANDED LOG RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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