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參數(shù)資料
| 型號(hào)： | LFECP10E-3QN208I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁(yè)數(shù)： | 78/163頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 10.2KLUTS 208PQFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | ECP |
| 邏輯元件/單元數(shù)： | 10200 |
| RAM 位總計(jì)： | 282624 |
| 輸入/輸出數(shù)： | 147 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
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2-18
Architecture
LatticeECP/EC Family Data Sheet
MULTADDSUM sysDSP Element
In this case, the operands A0 and B0 are multiplied and the result is added/subtracted with the result of the multi-
plier operation of operands A1 and B1. Additionally the operands A2 and B2 are multiplied and the result is added/
subtracted with the result of the multiplier operation of operands A3 and B3. The result of both addition/subtraction
are added in a summation block. The user can enable the input, output and pipeline registers. Figure 2-22 shows
the MULTADDSUM sysDSP element.
Figure 2-22. MULTADDSUM
Clock, Clock Enable and Reset Resources
Global Clock, Clock Enable and Reset signals from routing are available to every DSP block. Four Clock, Reset
and Clock Enable signals are selected for the sysDSP block. From four clock sources (CLK0, CLK1, CLK2, CLK3)
one clock is selected for each input register, pipeline register and output register. Similarly Clock enable (CE) and
at each input register, pipeline register and output register.
Multiplier
Add/Sub0
x
n
m
m+n
(default)
m+n
(default)
m+n+1
m+n+2
m+n+1
m+n
(default)
m+n
(default)
m
n
m
n
m
n
m
x
n
m
n
m
Multiplier
Add/Sub1
x
n
m
n
m
n
m
n
m
x
n
m
n
m
n
m
SUM
Multiplier B0
Multiplicand A0
Multiplier B1
Multiplicand A1
Multiplier B2
Multiplicand A2
Multiplier B3
Multiplicand A3
Signed
Shift Register B In
Output
Addn0
Pipeline
Register
CLK (CLK0,CLK1,CLK2,CLK3)
CE (CE0,CE1,CE2,CE3)
RST(RST0,RST1,RST2,RST3)
Input
Register
Pipeline
Register
Input
Register
To Add/Sub0
To Add/Sub0, Add/Sub1
Pipeline
Register
Pipeline
Register
Input
Register
To Add/Sub1
Addn1
Pipeline
Register
Pipeline
Register
Pipeline
Register
Shift Register A In
Shift Register B Out
Shift Register A Out
Input Data
Register A
Input Data
Register A
Input Data
Register A
Input Data
Register A
Input Data
Register B
Input Data
Register B
Input Data
Register B
Input Data
Register B
Output
Register
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LFECP10E-4QN208C | IC FPGA 10.2KLUTS 208PQFP |
| IDT89HPES24NT3ZBBX | IC PCI SW 24LANE 3PORT 420-SBGA |
| LT1764AET#31PBF | IC REG LDO ADJ 3A TO220-5 |
| LT1764AET#30PBF | IC REG LDO ADJ 3A TO220-5 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFECP10E-3T100C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFECP10E-3T100I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFECP10E-3T144C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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| LFECP10E-3TN100C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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