參數(shù)資料
型號： LFXP3C-4TN100I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 190/397頁
文件大?。?/td> 0K
描述： IC FPGA 3.1KLUTS 62I/O 100-TQFP
標準包裝： 90
系列： XP
邏輯元件/單元數(shù)： 3000
RAM 位總計： 55296
輸入/輸出數(shù)： 62
電源電壓： 1.71 V ~ 3.465 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 100-LQFP
供應商設(shè)備封裝： 100-TQFP（14x14）
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2-15
Architecture
Lattice Semiconductor
LatticeXP Family Data Sheet
Figure 2-17. PIC Diagram
In the LatticeXP family, seven PIOs or four (3.5) PICs are grouped together to provide two LVDS differential pairs,
one PIC pair and one single I/O, as shown in Figure 2-18.
Two adjacent PIOs can be joined to provide a differential I/O pair (labeled as “T” and “C”). The PAD Labels “T” and
“C” distinguish the two PIOs. Only the PIO pairs on the left and right edges of the device can be configured as
LVDS transmit/receive pairs.
One of every 14 PIOs (a group of 8 PICs) contains a delay element to facilitate the generation of DQS signals as
shown in Figure 2-19. The DQS signal feeds the DQS bus which spans the set of 13 PIOs (8 PICs). The DQS sig-
nal from the bus is used to strobe the DDR data from the memory into input register blocks. This interface is
designed for memories that support one DQS strobe per eight bits of data.
The exact DQS pins are shown in a dual function in the Logic Signal Connections table in this data sheet. Addi-
tional detail is provided in the Signal Descriptions table in this data sheet.
PIO B
PADA
"T"
PADB “C”
OPOS0
ONEG0
OPOS1
ONEG1
TD
INCK
INDD
INFF
IPOS0
IPOS1
CLK
CE
LSR
GSRN
CLKO
CLKI
CEO
CEI
PIO A
sysIO
Buffer
Control
Muxes
LSR
GSR
DQS
DDRCLKPOL
IOLD0
IOLT0
D0
DDRCLK
DI
IPOS1
IPOS0
INCK
INDD
INFF
D0
D1
TD
D1
DO
Tristate
Register Block
(2 Flip Flops)
Output
Register Block
(2 Flip Flops)
DDRCLK
Input
Register Block
(5 Flip Flops)
相關(guān)PDF資料
PDF描述
LFXP3C-4T100I IC FPGA 3.1KLUTS 62I/O 100-TQFP
ABC49DRTI-S734 CONN EDGECARD 98POS DIP .100 SLD
NCP699SN13T1G IC REG LDO 1.3V 240MA 5TSOP
NCP698SQ35T1G IC REG LDO 3.5V .28A SC-82AB
GSC65DRTN CONN EDGECARD 130PS DIP .100 SLD
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參數(shù)描述
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LFXP3C-4TN144I 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 100 IO 1.8 /2.5/3.3V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP3C-5Q208C 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 136 IO 1.8 /2.5/3.3V -5 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP3C-5QN208C 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTS 136 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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