參數(shù)資料
型號： LFXP3E-4QN208C
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 300/397頁
文件大?。?/td> 0K
描述： IC FPGA 3.1KLUTS 208PQFP
標準包裝： 48
系列： XP
邏輯元件/單元數(shù)： 3000
RAM 位總計： 55296
輸入/輸出數(shù)： 136
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 208-BFQFP
供應商設備封裝： 208-PQFP（28x28）
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Board Timing Guidelines
Lattice Semiconductor
for the DDR SDRAM Controller IP Core
17-9
Appendix A. Example Extractions of Delays from Timing Reports
From the Set-up Report below, which was run for MAX conditions:
tPD = 0.0 ns
tFDS = 3.195 ns
tFPGA_CLK (max) = 6.206 - 3.271 = 2.935 ns
===============================================================
Preference: INPUT_SETUP PORT “ddr_dq_*” 2.000000 ns CLKNET “pll_nclk” ;
32 items scored, 0 timing errors detected.
---------------------------------------------------------------------------------------------
------------------------------------
Passed:
The following path meets requirements by 1.740ns
Logical Details:
Cell type
Pin type
Cell name
(clock net +/-)
Source:
Port
Pad
ddr_dq_23
Destination: O-FF In
Data in
U1_ddrct_np_o4_1_008/U3_databusif/ddr_dqoeZ0Z_23
(to
pll_nclk +)
Data Path Delay:
0.000ns
(0.0% logic, 0.0% route), 0 logic levels.
Clock Path Delay:
6.206ns
(29.3% logic, 70.7% route), 2 logic levels.
Constraint Details:
0.000ns delay ddr_dq_23 to ddr_dq_23 less
2.000ns offset ddr_dq_23 to clk (totaling -2.000ns) meets
6.206ns delay clk to ddr_dq_23 less
3.271ns feedback compensation less
3.195ns INREG_SET requirement (totaling -0.260ns) by 1.740ns
Physical Path Details:
Data path ddr_dq_23 to ddr_dq_23:
Name
Fanout
Delay (ns)
Site
Resource
--------
0.000
(0.0% logic, 0.0% route), 0 logic levels.
Clock path clk to ddr_dq_23:
Name
Fanout
Delay (ns)
Site
Resource
IN_DEL
---
1.431
AB4.PAD to
AB4.INCK clk
ROUTE
1
0.816
AB4.INCK to
LLHPPLL.CLKIN clk_c
NCLK_DEL
---
0.385
LLHPPLL.CLKIN to
LLHPPLL.NCLK U2_ddr_pll_orca/ddr_pll_0_0
ROUTE
136
3.574
LLHPPLL.NCLK to
N24.SC pll_nclk
--------
6.206
(29.3% logic, 70.7% route), 2 logic levels.
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PDF描述
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