參數(shù)資料
型號： LFXP6C-5FN256C
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 180/397頁
文件大?。?/td> 0K
描述： IC FPGA 5.8KLUTS 188I/O 256-BGA
標(biāo)準(zhǔn)包裝： 90
系列： XP
邏輯元件/單元數(shù)： 6000
RAM 位總計(jì)： 73728
輸入/輸出數(shù)： 188
電源電壓： 1.71 V ~ 3.465 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
sysCLOCK PLL Design and Usage Guide
11-4
This attribute is designed to select the Delay Adjustment mode. If the attribute is set to “DYNAMIC” the delay con-
trol switches between Dynamic and Static depending upon the input logic of DDAMODE pin. If the attribute is set to
“STATIC”, Dynamic Delay inputs are ignored in this mode.
LatticeECP/EC and LatticeXP PLL Primitive Definitions
The PLL primitive name is EHXPLLB. Figure 11-3 shows the LatticeECP/EC and LatticeXP PLL primitive library
symbol. Some features and I/Os are optional as described in Table 11-1 and Table 11-2.
Figure 11-3. LatticeECP/EC and LatticeXP PLL Primitive Symbol
Table 11-1. LatticeECP/EC and LatticeXP PLL I/O Definitions
PLL Attributes Definitions
The EHXPLLB can be configured through attributes in the source code. The following section details these attri-
butes and their usage.
Signal
I/O
Description
Optional
CLKI
I
PLL reference clock input. From internal logic or dedicated clock pin.
No
CLKFB
1
I
Feedback clock input. From internal node, CLKOP or dedicated pin.
No
RST
I
“1” to reset PLL
No
CLKOP
O
PLL output clock to clock tree
No
CLKOS
O
PLL output clock to clock tree with optional phase shift/duty cycle
Yes
CLKOK
O
PLL output clock to clock tree through K-divider for lower frequency
Yes
LOCK
2
O
“1” indicates PLL locked to CLKI
Yes
DDAMODE
I
DDA Mode. “1”: Pin Control (dynamic), “0”: fuse control (static)
Yes
DDAIZR
I
DDA Delay Zero. “1” delay=0, “0”: delay=[DDILAG+DDAIDEL].
Yes
DDAILAG
I
DDA Lag/Lead. “1”: Lead, “0”: Lag.
Yes
DDAIDEL[2:0]
I
DDA Delay
Yes
DDAOZR
O
DDA Delay Zero Output
Yes
DDAOLAG
O
DDA Lag/Lead Output
Yes
DDAODEL[2:0]
O
DDA Delay Output
Yes
1. When internal feedback or clocktree feedback is selected in the IPexpress GUI, software uses CLKOP as the source of CLKFB. CLKOS
is not recommended as the source of CLKFB even in external feedback mode.
2. ModelSim
simulation models take two to four clock cycles from RST release to LOCK high.
Table 11-2. LatticeECP/EC and LatticeXP PLL Attributes
User
Accessible
IPexpress
GUI Access
Attribute
Name
Preference
Language
Support
Preference
Editor
Support
Value
Default
Value
Units
CLKI Frequency
Y
FREQUENCY_PIN_CLKI
N
Note 5
100
MHz
CLKOP Frequency
Y
FREQUENCY_PIN_CLKOP
N
Note 5
100
MHz
CLKOK Frequency
Y
FREQUENCY_PIN_CLKOK
N
Note 5
50
MHz
CLKOP Frequency
Tolerance
Y
N
0.0, 0.1, 0.2, 0.5, 1.0, 2.0, 5.0, 10.0
0.0
%
EHXPLLB
RST
CLKI
CLKFB
DDAMODE
DDAIZR
DDAILAG
DDAIDEL2
DDAIDEL1
DDAIDEL0
CLKOP
CLKOS
CLKOK
LOCK
DDAOZR
DDAOLAG
DDAODEL2
DDAODEL1
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PDF描述
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LFXP6C-5QN208C 功能描述:FPGA - 現(xiàn)場可編程門陣列 5.8K LUTS 142 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP6-C-5T144C 制造商:Lattice Semiconductor 功能描述:FPGA LatticeXP Family 6000 Cells 400MHz 130nm (CMOS) Technology 1.8V/2.5V/3.3V 144-Pin TQFP Tray
LFXP6C-5T144C 功能描述:FPGA - 現(xiàn)場可編程門陣列 5.8K LUTs 100 IO 1.8 /2.5/3.3V -5 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP6C-5TN144C 功能描述:FPGA - 現(xiàn)場可編程門陣列 5.8K LUTS 100 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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