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參數(shù)資料
型號： LFXP6E-3FN256C
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 296/397頁
文件大?。?/td> 0K
描述： IC FPGA 5.8KLUTS 256FPBGA
標(biāo)準(zhǔn)包裝： 90
系列： XP
邏輯元件/單元數(shù)： 6000
RAM 位總計： 73728
輸入/輸出數(shù)： 188
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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Board Timing Guidelines
Lattice Semiconductor
for the DDR SDRAM Controller IP Core
17-5
Clock Delay - Data Delay > 0
Therefore:
tCDQS + 1/2 clk2x - tDS + tBDDS - tCDQ - tBDD > 0
Assumptions for write set-up and hold equations:
1. tBDDS and tBDD are equal (board delays are same both for dqs_out and ddr_dq_out).
2. tCDQ and tCDQS are equal (both are output delays from I/O flop).
Therefore:
1/2 clk2x - tDS > 0
3.75/2 - 0.75 > 0
1.125 > 0
Write Hold
Data Delay = tCDQ + tBDD
Clock Delay = tCDQS + 1/2 clk2x + tDH + tBDDS
Data Delay - Clock Delay > 0
Therefore:
tCDQS + 1/2 clk2x - tDH + tBDDS - tCDQ - tBDD > 0
Assumptions for write set-up and hold equations:
1. tBDDS and tBDD are equal (board delays are same both for dqs_out and ddr_dq_out).
2. tCDQ and tCDQS are equal (both are output delays from I/O flop).
Therefore:
1/2 clk2x - tDH > 0
3.75/2 - 0.75 > 0
1.125 > 0
Address and Command Signals
Address (ddr_ad) and command signals (ddr_cas, ddr_ras, ddr_we) should meet set-up (tDS) and hold (tDH)
timings at DDR interface with respect to positive edge of ddr_clk. Address and command signals are clocked
using negative edge of pll_mclk inside the FPGA as shown below. The ddr_clk signal is a delayed by pad
delay and board delay at DDR interface compared to pll_mclk inside the FPGA. As a result, 1/2clkx of set-up
and hold is provided by design.
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PDF描述
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