參數(shù)資料
型號： LFXP6E-4FN256I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 186/397頁
文件大?。?/td> 0K
描述： IC FPGA 5.8KLUTS 256FPBGA
標(biāo)準(zhǔn)包裝： 90
系列： XP
邏輯元件/單元數(shù)： 6000
RAM 位總計： 73728
輸入/輸出數(shù)： 188
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
sysCLOCK PLL Design and Usage Guide
11-10
Equations for Generating Input and Output Frequency Ranges
The values of fIN, fOUT and fVCO are the absolute frequency ranges for the PLL. The values of fINMIN, fINMAX, fOUT-
MIN and fOUTMAX are the calculated frequency ranges based on the divider settings. These calculated frequency
ranges become the limits for the specific divider settings used in the design.
Table 11-4. Frequency Limits
The divider names are abbreviated with legacy names as:
CLKI DIVIDER:M
CLKFB DIVIDER:N
CLKOP DIVIDER:V
CLKOK DIVIDER:K
for use in the equations below.
fVCO Constraint
From the loop:
fOUT = fIN * (N/M)
(1)
From the loop:
fVCO = fOUT * V
(2)
Substitute (1) in (2) yields:
fVCO = fIN * (N/M) * V
(3)
Arrange (3):
fIN = (fVCO / (V*N))*M
(4)
From equation (4):
fINMIN = ((fVCOMIN /(V*N))*M
(5)
fINMAX = (fVCOMAX/(V*N))*M
(6)
fPFD Constraint
From the loop:
fPFD = fIN / M
(7)
fIN = fPFD * M
fINMIN = fPFDMIN * M = 25 * M (assume fPFDMIN = 25)
(8)
Equation (5) becomes:
Parameter
LatticeECP/EC
LatticeXP
fIN
Note 1
fOUT
Note 1
fOUTK
Note 1
fVCO (Hz)
Note 1
CLKI Divider
1 to 16
1 to 15
CLKFB Divider
1 to 16
1 to 15
CLKOP Divider
CLKOK Divider
2, 4, 6, 8,.. ,126, 128
Maximum (N*V)
32
30
fPFD (fIN/M) (Hz)
Note 1
Note: Refer to data sheet for the latest data.
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