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參數(shù)資料
| 型號： | LFXP6E-5TN144C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 180/397頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 5.8KLUTS 144TQFP |
| 標準包裝： | 60 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 6000 |
| RAM 位總計： | 73728 |
| 輸入/輸出數(shù)： | 100 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 144-LQFP |
| 供應商設(shè)備封裝： | 144-TQFP（20x20） |
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
sysCLOCK PLL Design and Usage Guide
11-4
This attribute is designed to select the Delay Adjustment mode. If the attribute is set to “DYNAMIC” the delay con-
trol switches between Dynamic and Static depending upon the input logic of DDAMODE pin. If the attribute is set to
“STATIC”, Dynamic Delay inputs are ignored in this mode.
LatticeECP/EC and LatticeXP PLL Primitive Definitions
The PLL primitive name is EHXPLLB. Figure 11-3 shows the LatticeECP/EC and LatticeXP PLL primitive library
symbol. Some features and I/Os are optional as described in Table 11-1 and Table 11-2.
Figure 11-3. LatticeECP/EC and LatticeXP PLL Primitive Symbol
Table 11-1. LatticeECP/EC and LatticeXP PLL I/O Definitions
PLL Attributes Definitions
The EHXPLLB can be configured through attributes in the source code. The following section details these attri-
butes and their usage.
Signal
I/O
Description
Optional
CLKI
I
PLL reference clock input. From internal logic or dedicated clock pin.
No
CLKFB
1
I
Feedback clock input. From internal node, CLKOP or dedicated pin.
No
RST
I
“1” to reset PLL
No
CLKOP
O
PLL output clock to clock tree
No
CLKOS
O
PLL output clock to clock tree with optional phase shift/duty cycle
Yes
CLKOK
O
PLL output clock to clock tree through K-divider for lower frequency
Yes
LOCK
2
O
“1” indicates PLL locked to CLKI
Yes
DDAMODE
I
DDA Mode. “1”: Pin Control (dynamic), “0”: fuse control (static)
Yes
DDAIZR
I
DDA Delay Zero. “1” delay=0, “0”: delay=[DDILAG+DDAIDEL].
Yes
DDAILAG
I
DDA Lag/Lead. “1”: Lead, “0”: Lag.
Yes
DDAIDEL[2:0]
I
DDA Delay
Yes
DDAOZR
O
DDA Delay Zero Output
Yes
DDAOLAG
O
DDA Lag/Lead Output
Yes
DDAODEL[2:0]
O
DDA Delay Output
Yes
1. When internal feedback or clocktree feedback is selected in the IPexpress GUI, software uses CLKOP as the source of CLKFB. CLKOS
is not recommended as the source of CLKFB even in external feedback mode.
2. ModelSim
simulation models take two to four clock cycles from RST release to LOCK high.
Table 11-2. LatticeECP/EC and LatticeXP PLL Attributes
User
Accessible
IPexpress
GUI Access
Attribute
Name
Preference
Language
Support
Preference
Editor
Support
Value
Default
Value
Units
CLKI Frequency
Y
FREQUENCY_PIN_CLKI
N
Note 5
100
MHz
CLKOP Frequency
Y
FREQUENCY_PIN_CLKOP
N
Note 5
100
MHz
CLKOK Frequency
Y
FREQUENCY_PIN_CLKOK
N
Note 5
50
MHz
CLKOP Frequency
Tolerance
Y
N
0.0, 0.1, 0.2, 0.5, 1.0, 2.0, 5.0, 10.0
0.0
%
EHXPLLB
RST
CLKI
CLKFB
DDAMODE
DDAIZR
DDAILAG
DDAIDEL2
DDAIDEL1
DDAIDEL0
CLKOP
CLKOS
CLKOK
LOCK
DDAOZR
DDAOLAG
DDAODEL2
DDAODEL1
DDAODEL0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| FMM15DRKI-S13 | CONN EDGECARD 30POS .156 EXTEND |
| ASM24DRKF-S13 | CONN EDGECARD 48POS .156 EXTEND |
| LFXP6C-5T144C | IC FPGA 5.8KLUTS 100I/O 144-TQFP |
| RF803D-SO | IC DECODER 3 DGTL I/O 8-SOIC |
| EMM44DRYS | CONN EDGECARD 88POS DIP .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFXTAL0003516 | 制造商:IQD Frequency Products 功能描述:FPX Highly Stable 11.0592 MHz 50 PPM 18 pF SMT Crystal |
| LFXTAL002995 | 制造商:IQD Frequency Products 功能描述:Crystal 32.768KHz 3x8mm |
| LFXTAL002995BULK | 制造商:IQD Frequency Products 功能描述:CRYSTAL RESONATOR |
| LFXTAL002996BULK | 制造商:IQD Frequency Products 功能描述:CRYSTAL RESONATOR |
| LFXTAL002997 | 制造商:IQD Frequency Products 功能描述:CRYSTAL RESONATOR 制造商:IQD Frequency Products 功能描述:Crystal 32.768kHz LFXTAL002997 |
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