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參數(shù)資料
| 型號： | LPC47S422QFP |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | ENHANCED SUPER I/O WITH LPC INTERFACE FOR SERVER APPLICATIONS |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁數(shù)： | 20/264頁 |
| 文件大小： | 1342K |
| 代理商： | LPC47S422QFP |
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Field Definitions
The data transfers are based on specific fields
that are used in various combinations, depending
on the cycle type. These fields are driven onto
the LAD[3:0] signal lines to communicate
address, control and data information over the
LPC bus between the host and the LPC47S42x.
See the
Low Pin Count (LPC) Interface
Specification
Revision 1.0 from Intel, Section 4.2
for definition of these fields.
nLFRAME Usage
nLFRAME is used by the host to indicate the
start of cycles and the termination of cycles due
to an abort or time-out condition. This signal is
to be used by the LPC47S42x to know when to
monitor the bus for a cycle.
This signal is used as a general notification that
the LAD[3:0] lines contain information relative to
the start or stop of a cycle, and that the
LPC47S42x monitors the bus to determine
whether the cycle is intended for it. The use of
nLFRAME allows the LPC47S42x to enter a
lower power state internally. There is no need
for the LPC47S42x to monitor the bus when it is
inactive, so it can decouple its state machines
from the bus, and internally gate its clocks.
When the LPC47S42x samples nLFRAME
active, it immediately stops driving the LAD[3:0]
signal lines on the next clock and monitor the
bus for new cycle information.
The nLFRAME signal functions as described in
the Low Pin Count (LPC) Interface Specification
Reference.
I/O Read and Write Cycles
The LPC47S42x is the target for I/O cycles.
20
I/O cycles are initiated by the host for register or
FIFO accesses, and will generally have minimal
Sync times. The minimum number of wait-states
between bytes is 1. EPP cycles will depend on
the speed of the external device, and may have
much longer Sync times.
Data transfers are assumed to be exactly 1-byte.
If the CPU requested a 16 or 32-bit transfer, the
host will break it up into 8-bit transfers.
See the
Low Pin Count (LPC) Interface
Specification
Reference, Section 5.2, for the
sequence of cycles for the I/O Read and Write
cycles.
DMA Read and Write Cycles
DMA read cycles involve the transfer of data
from the host (main memory) to the LPC47S42x.
DMA write cycles involve the transfer of data
from the LPC47S42x to the host (main memory).
Data will be coming from or going to a FIFO and
will have minimal Sync times. Data transfers
to/from the LPC47S42x are 1 byte.
See the
Low Pin Count (LPC) Interface
Specification
Reference, Section 6.4, for the field
definitions and the sequence of the DMA Read
and Write cycles.
DMA Protocol
DMA on the LPC bus is handled through the use
of the nLDRQ lines from the LPC47S42x and
special encodings on LAD[3:0] from the host.
The DMA mechanism for the LPC bus is
described in the Low Pin Count (LPC) Interface
Specification Reference.
相關(guān)PDF資料 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| LPC47S457-NS | 功能描述:接口 - 專用 Enhanced Super I/O Controller RoHS:否 制造商:Texas Instruments 產(chǎn)品類型:1080p60 Image Sensor Receiver 工作電源電壓:1.8 V 電源電流:89 mA 最大功率耗散: 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:BGA-59 |
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| LPC47S45X_07 | 制造商:SMSC 制造商全稱:SMSC 功能描述:Advanced I/O with X-Bus Interface |
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