參數(shù)資料
型號(hào)： LPC47U32X
英文描述： Peripheral (Multifunction) Controller
中文描述： 周邊（多功能）控制器
文件頁(yè)數(shù)： 74/228頁(yè)
文件大小： 1269K
代理商： LPC47U32X
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SMSC DS – LPC47M192
Page 74
Rev. 03/30/05
DATASHEET
REGISTER/SIGNAL
RESET CONTROL
RESET STATE
TXD1, TXD2
RESET
High
INTRPT (RCVR errs)
RESET/Read LSR
Low
INTRPT (RCVR Data Ready)
RESET/Read RBR
Low
INTRPT (THRE)
RESET/ReadIIR/Write THR
Low
OUT2B
RESET
High
RTSB
RESET
High
DTRB
RESET
High
OUT1B
RESET
High
RCVR FIFO
RESET/
FCR1*FCR0/_FCR0
All Bits Low
XMIT FIFO
RESET/
FCR1*FCR0/_FCR0
All Bits Low
Table 32 - Register Summary for an Individual UART Channel
REGISTER
ADDRESS*
ADDR = 0
DLAB = 0
ADDR = 0
DLAB = 0
ADDR = 1
DLAB = 0
REGISTER NAME
Receive Buffer Register (Read Only)
REGISTER
SYMBOL
RBR
BIT 0
BIT 1
Data Bit 0
(Note 1)
Data Bit 0
Data Bit 1
Transmitter Holding Register (Write
Only)
Interrupt Enable Register
THR
Data Bit 1
IER
Enable
Received
Data
Available
Interrupt
(ERDAI)
Enable
Transmitter
Holding
Register
Empty
Interrupt
(ETHREI)
Interrupt ID
Bit
ADDR = 2
Interrupt Ident. Register (Read Only)
IIR
“0”
Interrupt
Pending
FIFO
Enable
Word
Length
Select Bit 0
(WLS0)
Data
Terminal
Ready
(DTR)
Data Ready
(DR)
Delta Clear
to
(DCTS)
Bit 0
Bit 0
if
ADDR = 2
FIFO Control Register (Write Only)
FCR
(Note 7)
LCR
RCVR FIFO
Reset
Word
Length
Select Bit 1
(WLS1)
ADDR = 3
Line Control Register
ADDR = 4
MODEM Control Register
MCR
Request to
Send (RTS)
ADDR = 5
ADDR = 6
Line Status Register
LSR
Overrun
Error (OE)
Delta Data
Set
Ready
(DDSR)
Bit 1
Bit 1
MODEM Status Register
MSR
Send
ADDR = 7
ADDR = 0
DLAB = 1
ADDR = 1
DLAB = 1
Scratch Register (Note 4)
Divisor Latch (LS)
SCR
DDL
Divisor Latch (MS)
DLM
Bit 8
Bit 9
*DLAB is Bit 7 of the Line Control Register (ADDR = 3).
Note 1
: Bit 0 is the least significant bit. It is the first bit serially transmitted or received.
Note 2:
When operating in the XT mode, this bit will be set any time that the transmitter shift register is empty.
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PDF描述
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