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參數(shù)資料
| 型號(hào)： | M12L64322A-5TG |
| 廠商： | ELITE SEMICONDUCTOR MEMORY TECHNOLOGY INC |
| 元件分類(lèi)： | DRAM |
| 英文描述： | 512K x 32 Bit x 4 Banks Synchronous DRAM |
| 中文描述： | 2M X 32 SYNCHRONOUS DRAM, 4.5 ns, PDSO86 |
| 封裝： | 0.400 X 0.875 INCH, 0.50 MM PITCH, LEAD FREE, TSOP2-86 |
| 文件頁(yè)數(shù)： | 24/47頁(yè) |
| 文件大?。?/td> | 791K |
| 代理商： | M12L64322A-5TG |
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ES MT
M12L64322A
Elite Semiconductor Memory Technology Inc.
Publication Date: Mar. 2007
Revision
:
2.3
24/47
8. Burst Stop & Interrupted by Precharge
9. MRS
*Note: 1. t
RDL
: 2 CLK; Last data in to Row Precharge.
2. t
BDL
: 1 CLK ; Last data in to burst stop delay.
3. Number of valid output data after burst stop : 1,2 for CAS latency = 2,3 respectiviely.
4. PRE : All banks precharge, if necessary.
MRS can be issued only at all banks precharge state.
CLK
CM D
PRE
*Not e 4
MR S
ACT
t
R P
2CLK
1) Mo d e Re g is t e r S e t
C L K
C M D
D Q ( C L 2 )
D Q ( C L 3 )
C L K
C M D
D Q M
D Q
D 0
D 1
D 2
D 3
W R
S T O P
* N o t e 2
Q 0
Q 1
Q 0
Q 1
R D
S T O P
* N o t e 3
1 ) W r i t e B u r s t S t o p ( B L = 8 )
2 ) R e a d B u r s t S t o p ( B L = 4 )
D 5
D 4
C L K
C M D
C L K
C M D
D Q M
D Q
D 0
D 1
M a s k
W R
R D
P R E
1 ) W r i t e
i n t e r r u p t e d
b y
p r e c h a r g e ( B L = 4 )
2 ) R e a d i n t e r r u p t e d b y p r e c h a r g e ( B L = 4 )
P R E
* N o t e 1
t
R D L
t
B D L
D 2
D Q ( C L 3 )
Q 0
Q 1
D Q ( C L 2 )
Q 1
Q 0
* N o t e 3
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M12L64322A-6BG | 512K x 32 Bit x 4 Banks Synchronous DRAM |
| M12L64322A-6TG | 512K x 32 Bit x 4 Banks Synchronous DRAM |
| M12L64322A-7BG | 512K x 32 Bit x 4 Banks Synchronous DRAM |
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參數(shù)描述 |
|---|---|
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