Revision 4 2-107 TUE – Total Unadjusted Error TUE is a comprehensive specification that includes linear" />
參數(shù)資料
型號(hào)： M1AFS250-2FGG256I
廠商： Microsemi SoC
文件頁(yè)數(shù)： 28/334頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 2MB FLASH 250K 256-FBGA
標(biāo)準(zhǔn)包裝： 90
系列： Fusion®
RAM 位總計(jì)： 36864
輸入/輸出數(shù)： 114
門(mén)數(shù)： 250000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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Fusion Family of Mixed Signal FPGAs
Revision 4
2-107
TUE – Total Unadjusted Error
TUE is a comprehensive specification that includes linearity errors, gain error, and offset error. It is the
worst-case deviation from the ideal device performance. TUE is a static specification (Figure 2-87).
ADC Operation
Once the ADC has powered up and been released from reset, ADCRESET, the ADC will initiate a
calibration routine designed to provide optimal ADC performance. The Fusion ADC offers a robust
calibration scheme to reduce integrated offset and linearity errors. The offset and linearity errors of the
main capacitor array are compensated for with an 8-bit calibration capacitor array. The offset/linearity
error calibration is carried out in two ways. First, a power-up calibration is carried out when the ADC
comes out of reset. This is initiated by the CALIBRATE output of the Analog Block macro and is a fixed
number of ADC_CLK cycles (3,840 cycles), as shown in Figure 2-89 on page 2-114. In this mode, the
linearity and offset errors of the capacitors are calibrated.
To further compensate for drift and temperature-dependent effects, every conversion is followed by post-
calibration of either the offset or a bit of the main capacitor array. The post-calibration ensures that, over
time and with temperature, the ADC remains consistent.
After both calibration and the setting of the appropriate configurations, as explained above, the ADC is
ready for operation. Setting the ADCSTART signal high for one clock period will initiate the sample and
conversion of the analog signal on the channel as configured by CHNUMBER[4:0]. The status signals
SAMPLE and BUSY will show when the ADC is sampling and converting (Figure 2-91 on page 2-115).
Both SAMPLE and BUSY will initially go high. After the ADC has sampled and held the analog signal,
SAMPLE will go low. After the entire operation has completed and the analog signal is converted, BUSY
will go low and DATAVALID will go high. This indicates that the digital result is available on the
RESULT[11:0] pins.
DATAVALID will remain high until a subsequent ADC_START is issued. The DATAVALID goes low on the
rising edge of SYSCLK as shown in Figure 2-90 on page 2-114. The RESULT signals will be kept
constant until the ADC finishes the subsequent sample. The next sampled RESULT will be available
when DATAVALID goes high again. It is ideal to read the RESULT when DATAVALID is '1'. The RESULT
is latched and remains unchanged until the next DATAVLAID rising edge.
Figure 2-87 Total Unadjusted Error (TUE)
ADC
Output
Code
Input Voltage to Prescaler
IDEAL OUTPUT
TUE = ±0.5 LSB
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M1AFS250-2PQ208I 功能描述:IC FPGA 2MB FLASH 250K 208-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Fusion® 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門(mén)數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）
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M1AFS250-2PQ256I 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs
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