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參數(shù)資料
| 型號： | M1AFS250-FPQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 250000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PQFP-208 |
| 文件頁數(shù)： | 58/318頁 |
| 文件大?。?/td> | 10129K |
| 代理商： | M1AFS250-FPQ208 |
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Device Architecture
2- 134
Pr el iminar y v1 .7
Features Supported on Pro I/Os
Table 2-69 lists all features supported by transmitter/receiver for single-ended and differential
I/Os.
Table 2-69 Fusion Pro I/O Features
Feature
Description
Single-ended
and
voltage-
referenced transmitter
features
Hot insertion in every mode except PCI or 5 V input tolerant (these modes
use clamp diodes and do not allow hot insertion)
Activation of hot insertion (disabling the clamp diode) is selectable by I/Os.
Weak pull-up and pull-down
Two slew rates
Skew between output buffer enable/disable time: 2 ns delay (rising edge)
and 0 ns delay (falling edge); see "Selectable Skew between Output Buffer
Enable/Disable Time" on page 2-148 for more information
Five drive strengths
5 V–tolerant receiver ("5 V Input Tolerance" section on page 2-143)
LVTTL/LVCMOS 3.3 V outputs compatible with 5 V TTL inputs ("5 V Output
High performance (Table 2-73 on page 2-141)
Single-ended receiver features
Schmitt trigger option
ESD protection
Programmable delay: 0 ns if bypassed, 0.625 ns with '000' setting, 6.575 ns
with '111' setting, 0.85-ns intermediate delay increments (at 25°C, 1.5 V)
High performance (Table 2-73 on page 2-141)
Separate ground planes, GND/GNDQ, for input buffers only to avoid
output-induced noise in the input circuitry
Voltage-referenced
differential receiver features
Programmable Delay: 0 ns if bypassed, 0.625 ns with '000' setting, 6.575 ns
with '111' setting, 0.85-ns intermediate delay increments (at 25°C, 1.5 V)
High performance (Table 2-73 on page 2-141)
Separate ground planes, GND/GNDQ, for input buffers only to avoid
output-induced noise in the input circuitry
CMOS-style
LVDS,
BLVDS,
M-LVDS, or LVPECL
transmitter
Two I/Os and external resistors are used to provide a CMOS-style LVDS,
BLVDS, M-LVDS, or LVPECL transmitter solution.
Activation of hot insertion (disabling the clamp diode) is selectable by I/Os.
Weak pull-up and pull-down
Fast slew rate
LVDS/LVPECL differential
receiver features
ESD protection
High performance (Table 2-73 on page 2-141)
Programmable delay: 0.625 ns with '000' setting, 6.575 ns with '111'
setting, 0.85-ns intermediate delay increments (at 25°C, 1.5 V)
Separate input buffer ground and power planes to avoid output-induced
noise in the input circuitry
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M1AFS250-FPQG208 | FPGA, 250000 GATES, PQFP208 |
| M1AFS250-FQN180 | FPGA, 250000 GATES, PBCC180 |
| M1AFS250-FQNG180 | FPGA, 250000 GATES, PBCC180 |
| M1AFS250-FFG256 | FPGA, 250000 GATES, PBGA256 |
| M1AFS250-FFGG256 | FPGA, 250000 GATES, PBGA256 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| M1AFS250-FPQ256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FPQ256I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FPQ256PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FPQG208 | 制造商:Microsemi Corporation 功能描述:FPGA FUSION 250K GATES 130NM 1.5V 208PQFP - Trays |
| M1AFS250-FPQG256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
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