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參數(shù)資料
| 型號： | M1AFS250-FQN180 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 250000 GATES, PBCC180 |
| 封裝： | 0.50 MM PITCH, QFN-180 |
| 文件頁數(shù)： | 137/318頁 |
| 文件大小： | 10129K |
| 代理商： | M1AFS250-FQN180 |
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Actel Fusion Mixed-Signal FPGAs
Pr el iminar y v1 .7
2- 205
LVPECL
Low-Voltage Positive Emitter-Coupled Logic (LVPECL) is another differential I/O standard. It
requires that one data bit be carried through two signal lines. Like LVDS, two pins are needed. It
also requires external resistor termination.
The full implementation of the LVDS transmitter and receiver is shown in an example in
Figure 2-128. The building blocks of the LVPECL transmitter–receiver are one transmitter macro,
one receiver macro, three board resistors at the transmitter end, and one resistor at the receiver
end. The values for the three driver resistors are different from those used in the LVDS
implementation because the output standard specifications are different.
Timing Characteristics
Figure 2-128 LVPECL Circuit Diagram and Board-Level Implementation
Table 2-168 Minimum and Maximum DC Input and Output Levels
DC Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Units
VCCI
Supply Voltage
3.0
3.3
3.6
V
VOL
Output LOW Voltage
0.96
1.27
1.06
1.43
1.30
1.57
V
VOH
Output HIGH Voltage
1.8
2.11
1.92
2.28
2.13
2.41
V
VIL, VIH
Input LOW, Input HIGH Voltages
0
3.3
0
3.6
0
3.9
V
VODIFF
Differential Output Voltage
0.625
0.97
0.625
0.97
0.625
0.97
V
VOCM
Output Common Mode Voltage
1.762
1.98
1.762
1.98
1.762
1.98
V
VICM
Input Common Mode Voltage
1.01
2.57
1.01
2.57
1.01
2.57
V
VIDIFF
Input Differential Voltage
300
mV
Table 2-169 AC Waveforms, Measuring Points, and Capacitive Loads
Input LOW (V)
Input HIGH (V)
Measuring Point* (V)
VREF (typ.) (V)
1.64
1.94
Cross point
–
187 W
100
Ω
ZO = 50
Ω
ZO = 50
Ω
100
Ω
100
Ω
+
–
P
N
P
N
INBUF_LVPECL
OUTBUF_LVPECL
FPGA
Bourns Part Number: CAT16-PC4F12
Table 2-170 LVPECL
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
Applicable to Pro I/Os
Speed Grade
tDOUT
tDP
tDIN
tPY
Units
Std.
0.66
2.14
0.04
1.63
ns
–1
0.56
1.82
0.04
1.39
ns
–2
0.49
1.60
0.03
1.22
ns
Note: For the derating values at specific junction temperature and voltage supply levels, refer to Table 3-7 on
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M1AFS250-FQNG180 | FPGA, 250000 GATES, PBCC180 |
| M1AFS250-FFG256 | FPGA, 250000 GATES, PBGA256 |
| M1AFS250-FFGG256 | FPGA, 250000 GATES, PBGA256 |
| M1AFS250-FPQ208 | FPGA, 250000 GATES, PQFP208 |
| M1AFS250-FPQG208 | FPGA, 250000 GATES, PQFP208 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| M1AFS250-FQN256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FQN256I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FQN256PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FQNG180 | 制造商:Microsemi Corporation 功能描述:FPGA FUSION 250K GATES 130NM 1.5V 180QFN EP - Trays |
| M1AFS250-FQNG256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
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