- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄180066 > M1AFS250-FQN180 FPGA, 250000 GATES, PBCC180 PDF資料下載
參數(shù)資料
| 型號： | M1AFS250-FQN180 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 250000 GATES, PBCC180 |
| 封裝： | 0.50 MM PITCH, QFN-180 |
| 文件頁數(shù)： | 27/318頁 |
| 文件大?。?/td> | 10129K |
| 代理商： | M1AFS250-FQN180 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁當(dāng)前第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁
Device Architecture
2- 106
Pr el iminar y v1 .7
And so, STC will be rounded up to 3 to ensure the minimum conversion time is met. The sample
time, tsample, with an STC of 3, is now equal to 0.36 s.
The total sample time, using EQ 2-19, can now be summated.
EQ 2-19
The optimal setting for the system running at 66 MHz with an ADC for 10-bit mode chosen is listed
as follows:
*Note that no power-down after every conversion is chosen in this case; however, if the application
is power-sensitive, the MODE[2] can be set to '0', as described above, and it will not affect any
performance.
Integrated Voltage Reference
The Fusion device has an integrated on-chip 2.56 V reference voltage for the ADC. The value of this
reference voltage was chosen to make the prescaling and postscaling factors for the prescaler
blocks change in a binary fashion. However, if desired, an external reference voltage of up to 3.3 V
can be connected between the VAREF and GNDREF pins. The VAREFSEL control pin is used to select
the reference voltage.
ADC Operation Description
The ADC can be powered down independently of the FPGA core, as an additional control or for
power-saving considerations, via the PWRDWN pin of the Analog Block. The PWRDWN pin controls
only the comparators in the ADC.
Once the ADC has powered up and been released from reset, ADCRESET, the ADC will initiate a
calibration routine designed to provide optimal ADC performance. The Fusion ADC offers a robust
calibration scheme to reduce integrated offset and linearity errors. The offset and linearity errors
of the main capacitor array are compensated for with an 8-bit calibration capacitor array. The
offset/linearity error calibration is carried out in two ways. First, a power-up calibration is carried
out when the ADC comes out of reset. This is initiated by the CALIBRATE output of the Analog
Block macro and is a fixed number of ADC_CLK cycles (3,840 cycles), as shown in Figure 2-81 on
page 2-107. In this mode, the linearity and offset errors of the capacitors are calibrated.
To further compensate for drift and temperature-dependent effects, every conversion is followed
by post-calibration of either the offset or a bit of the main capacitor array. The post-calibration
ensures that, over time and with temperature, the ADC remains consistent.
After both calibration and the setting of the appropriate configurations, as explained above, the
ADC is ready for operation. Setting the ADCSTART signal high for one clock period will initiate the
sample and conversion of the analog signal on the channel as configured by CHNUMBER[4:0]. The
status signals SAMPLE and BUSY will show when the ADC is sampling and converting (Figure 2-83
on page 2-108). Both SAMPLE and BUSY will initially go high. After the ADC has sampled and held
the analog signal, SAMPLE will go low. After the entire operation has completed and the analog
signal is converted, BUSY will go low and DATAVALID will go high. This indicates that the digital
result is available on the RESULT[11:0] pins.
TVC[7:0]
= 1
= 0x01
STC[7:0]
= 3
= 0x03
MODE[3:0]
= b'0100
= 0x4*
Table 2-44 VAREF Bit Function
Name
Bit
Function
VAREF
0
Reference voltage selection
0 – Internal voltage reference selected. VAREF pin outputs 2.56 V.
1 – Input external voltage reference from VAREF and GNDREF
t
sync_read
t
sample
t
distrib
t
post-cal
t
sync_write
++
+
0.015 s
0.36 s
1.2 s
0.24 s
0.015 s
++
1.8
==
=
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M1AFS250-FQNG180 | FPGA, 250000 GATES, PBCC180 |
| M1AFS250-FFG256 | FPGA, 250000 GATES, PBGA256 |
| M1AFS250-FFGG256 | FPGA, 250000 GATES, PBGA256 |
| M1AFS250-FPQ208 | FPGA, 250000 GATES, PQFP208 |
| M1AFS250-FPQG208 | FPGA, 250000 GATES, PQFP208 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| M1AFS250-FQN256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FQN256I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FQN256PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FQNG180 | 制造商:Microsemi Corporation 功能描述:FPGA FUSION 250K GATES 130NM 1.5V 180QFN EP - Trays |
| M1AFS250-FQNG256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。