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參數(shù)資料
| 型號(hào)： | M37641F8HP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 12 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 12 X 12 MM, 0.50 MM, PLASTIC, LQFP-80 |
| 文件頁數(shù)： | 375/385頁 |
| 文件大?。?/td> | 3339K |
| 代理商： | M37641F8HP |
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Rev.2.00
Aug 28, 2006
page 5 of 13
7641 Group
REJ09B0336-0200
Fig. 45 Structure of USB frame number registers ..................................................................... 53
Fig. 46 Structure of USB endpoint 0 IN control register ........................................................... 54
Fig. 47 Structure of USB endpoint x (x = 1 to 4) IN control register ..................................... 55
Fig. 48 Structure of USB endpoint x (x = 1 to 4) OUT control register ................................. 56
Fig. 49 Structure of USB endpoint x IN max. packet size register ......................................... 57
Fig. 50 Structure of USB endpoint x OUT max. packet size register ..................................... 57
Fig. 51 Structure of USB endpoint x (x = 0 to 4) OUT write count registers ....................... 58
Fig. 52 Structure of USB endpoint x (x = 0 to 4) FIFO register ............................................. 58
Fig. 53 Structure of USB endpoint FIFO mode register ............................................................ 59
Fig. 54 Interrupt request circuit of data bus buffer .................................................................... 60
Fig. 55 Structure of master CPU bus interface related registers ............................................ 61
Fig. 56 Master CPU bus interface block diagram ...................................................................... 62
Fig. 57 Special count source generator block diagram ............................................................. 65
Fig. 58 Structure of special count source generator mode register ........................................ 66
Fig. 59 Frequency synthesizer block diagram ............................................................................ 67
Fig. 60 Structure of frequency synthesizer control register ...................................................... 68
Fig. 61 Reset circuit example ....................................................................................................... 69
Fig. 62 Reset sequence ................................................................................................................. 69
Fig. 63 Internal status at reset ..................................................................................................... 70
Fig. 64 Ceramic resonator or quartz-crystal oscillator external circuit .................................... 71
Fig. 65 External clock input circuit ............................................................................................... 71
Fig. 66 Structure of clock control register ................................................................................... 72
Fig. 67 Clock generating circuit block diagram .......................................................................... 73
Fig. 68 State transitions of clock .................................................................................................. 74
Fig. 69 Memory maps in processor modes other than single-chip mode ............................... 75
Fig. 70 Structure of CPU mode register A .................................................................................. 76
Fig. 71 Structure of CPU mode register B .................................................................................. 76
Fig. 72 Software wait timing diagram .......................................................................................... 77
Fig. 73 RDY wait timing diagram .................................................................................................. 77
Fig. 74 Extended RDY wait (software wait plus RDY input anytime wait) timing diagram .. 78
Fig. 75 Hold function timing diagram ........................................................................................... 79
Fig. 76 STA ($ zz), Y instruction sequence when EDMA enabled .......................................... 80
Fig. 77 LDA ($ zz), Y instruction sequence when EDMA enabled and T flag = “0” ............ 80
Fig. 78 LDA ($ zz), Y instruction sequence when EDMA enabled and T flag = “1” ............ 80
Fig. 79 Block diagram of built-in flash memory .......................................................................... 82
Fig. 80 Structure of flash memory control register .................................................................... 83
Fig. 81 CPU rewrite mode set/release flowchart ........................................................................ 84
Fig. 82 Program flowchart .............................................................................................................. 86
Fig. 83 Erase flowchart .................................................................................................................. 87
Fig. 84 Full status check flowchart and remedial procedure for errors .................................. 89
Fig. 85 Structure of ROM code protect control .......................................................................... 90
Fig. 86 ID code store addresses .................................................................................................. 91
Fig. 87 Pin connection diagram in standard serial I/O mode (1) ............................................ 95
Fig. 88 Pin connection diagram in standard serial I/O mode (2) ............................................ 96
Fig. 89 Timing for page read ........................................................................................................ 98
Fig. 90 Timing for reading status register ................................................................................... 98
Fig. 91 Timing for clear status register ....................................................................................... 99
Fig. 92 Timing for page program .................................................................................................. 99
Fig. 93 Timing for block erasing ................................................................................................. 100
Fig. 94 Timing for erase all blocks ............................................................................................ 100
Fig. 95 Timing for download ........................................................................................................ 101
Fig. 96 Timing for version information output ........................................................................... 102
List of figures
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| M37641F8HP#U0 | 功能描述:IC 740 MCU FLASH 32K 80LQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:740/7600 產(chǎn)品培訓(xùn)模塊:Graphics LCD System and PIC24 Interface Asynchronous Stimulus 標(biāo)準(zhǔn)包裝:27 系列:PIC® 24H 核心處理器:PIC 芯體尺寸:16-位 速度:40 MIP 連通性:I²C，SPI，UART/USART 外圍設(shè)備:欠壓檢測(cè)/復(fù)位，POR，PWM，WDT 輸入/輸出數(shù):21 程序存儲(chǔ)器容量:12KB（4K x 24） 程序存儲(chǔ)器類型:閃存 EEPROM 大小:- RAM 容量:1K x 8 電壓 - 電源 (Vcc/Vdd):3 V ~ 3.6 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 10x10b/12b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 85°C 封裝/外殼:28-SOIC（0.295"，7.50mm 寬） 包裝:管件 產(chǎn)品目錄頁面:648 (CN2011-ZH PDF) 配用:AC164339-ND - MODULE SKT FOR PM3 28SOICDV164033-ND - KIT START EXPLORER 16 MPLAB ICD2 |
| M37641F8M8-XXXFP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER |
| M37641F8-XXXFP | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER |
| M37641F8-XXXHP | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER |
| M37641M8 | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER |
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