參數(shù)資料
型號(hào)： M68TC11E20B56
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
英文描述： HC11 Microcontrollers
中文描述： HC11微控制器
文件頁(yè)數(shù)： 121/242頁(yè)
文件大?。?/td> 1525K
代理商： M68TC11E20B56
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SPI Signals
M68HC11E Family Data Sheet, Rev. 5.1
Freescale Semiconductor
121
Figure 8-2. SPI Transfer Format
8.5 SPI Signals
This subsection contains descriptions of the four SPI signals:
Master in/slave out (MISO)
Master out/slave in (MOSI)
Serial clock (SCK)
Slave select (SS)
Any SPI output line must have its corresponding data direction bit in DDRD register set. If the DDR bit is
clear, that line is disconnected from the SPI logic and becomes a general-purpose input. All SPI input lines
are forced to act as inputs regardless of the state of the corresponding DDR bits in DDRD register.
8.5.1 Master In/Slave Out
MISO is one of two unidirectional serial data signals. It is an input to a master device and an output from
a slave device. The MISO line of a slave device is placed in the high-impedance state if the slave device
is not selected.
8.5.2 Master Out/Slave In
The MOSI line is the second of the two unidirectional serial data signals. It is an output from a master
device and an input to a slave device. The master device places data on the MOSI line a half-cycle before
the clock edge that the slave device uses to latch the data.
2
3
4
5
6
7
8
1
SCK (CPOL = 1)
SCK (CPOL = 0)
SCK CYCLE #
SS (TO SLAVE)
6
5
4
3
2
1
LSB
MSB
MSB
6
5
4
3
2
1
LSB
1
2
3
5
4
SLAVE CPHA = 1 TRANSFER IN PROGRESS
MASTER TRANSFER IN PROGRESS
SLAVE CPHA = 0 TRANSFER IN PROGRESS
1. SS ASSERTED
2. MASTER WRITES TO SPDR
3. FIRST SCK EDGE
4. SPIF SET
5. SS NEGATED
SAMPLE INPUT
DATA OUT
(CPHA = 0)
SAMPLE INPUT
DATA OUT
(CPHA = 1)
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