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參數(shù)資料
| 型號： | M7A3P400-FG484 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 400000 GATES, 350 MHz, PBGA484 |
| 封裝： | 1 MM PITCH, FBGA-484 |
| 文件頁數(shù)： | 206/246頁 |
| 文件大小： | 3010K |
| 代理商： | M7A3P400-FG484 |
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ProASIC3/E Flash Family FPGAs
2- 50
v2.1
User I/O Naming Convention
Due to the comprehensive and flexible nature of ProASIC3 device user I/Os, a naming scheme is used to show the
details of the I/O (Figure 2-37 and Figure 2-38 on page 2-51). The name identifies to which I/O bank it belongs, as well
as the pairing and pin polarity for differential I/Os.
I/O Nomenclature = Gmn/IOuxwBy
Gmn is only used for I/Os that also have CCC access—i.e., global pins.
G= Global
m
= Global pin location associated with each CCC on the device: A (northwest corner), B (northeast corner), C (east
middle), D (southeast corner), E (southwest corner), and F (west middle)
n
= Global input MUX and pin number of the associated Global location m, either A0, A1, A2, B0, B1, B2, C0, C1, or
C2. Figure 2-15 on page 2-18 shows the three input pins per clock source MUX at CCC location m.
u
= I/O pair number in the bank, starting at 00 from the northwest I/O bank and proceeding in a clockwise direction
x
= P (Positive) or N (Negative) for differential pairs, or R (Regular—single-ended) for the I/Os that support single-
ended and voltage-referenced I/O standards only. U (Positive-LVDS, DDR LVDS, BLVDS, and M-LVDS only) or V
(Negative-LVDS, DDR LVDS, BLVDS, and M-LVDS only) restrict the I/O differential pair from being selected as an
LVPECL pair.
w
= D (Differential Pair), P (Pair), or S (Single-Ended). D (Differential Pair) if both members of the pair are bonded
out to adjacent pins or are separated only by one GND or NC pin; P (Pair) if both members of the pair are
bonded out but do not meet the adjacency requirement; or S (Single-Ended) if the I/O pair is not bonded out.
For Differential (D) pairs, adjacency for ball grid packages means only vertical or horizontal. Diagonal
adjacency does not meet the requirements for a true differential pair.
B
= Bank
y
= Bank number (0–3). The Bank number starts at 0 from the northwest I/O bank and proceeds in a clockwise
direction.
Note: The A3P030 device does not support a PLL (VCOMPLF and VCCPLF pins).
Figure 2-37 Naming Conventions of ProASIC3 Devices with Two I/O Banks – Top View
CCC
"A"
CCC
"E"
CCC/PLL
"F"
CCC
"B"
CCC
"D"
CCC
"C"
A3P030
A3P060
A3P125
GND
VCC
GND
VCCIB1
VCC
GND
VCCIB0
Bank 1
Bank 0
Bank 1
Bank 0
VCOMPLF
VCCPLF
GND
V
CC
VCCIB1
GND
VCC
VCCIB0
GND
VMV1
GNDQ
GND
V
CCI
B1
V
CCI
B1
V
CC
V
CCI
B1
V
CC
GND
VMV1
GNDQ
GND
TCK
TDI
TMS
VJTAG
TRST
TDO
VPUMP
GND
GNDQ
VMV0
GND
Vcc
GND
V
CCI
B0
V
CCI
B0
Vcc
V
CCI
B0
GND
VMV0
GNDQ
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