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參數(shù)資料
| 型號： | M7A3P400-FGG144 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 400000 GATES, 350 MHz, PBGA144 |
| 封裝： | 1 MM PITCH, GREEN, FBGA-144 |
| 文件頁數(shù)： | 30/246頁 |
| 文件大?。?/td> | 3010K |
| 代理商： | M7A3P400-FGG144 |
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ProASIC3 Flash Family FPGAs
v2.1
3-55
Timing Characteristics
BLVDS/M-LVDS
Bus
LVDS
(BLVDS)
and
Multipoint
LVDS
(M-LVDS)
specifications extend the existing LVDS standard to high-
performance multipoint bus applications. Multidrop and
multipoint
bus
configurations
may
contain
any
combination of drivers, receivers, and transceivers. Actel
LVDS drivers provide the higher drive current required by
BLVDS and M-LVDS to accommodate the loading. The
drivers require series terminations for better signal quality
and to control voltage swing. Termination is also required
at both ends of the bus since the driver can be located
anywhere on the bus. These configurations can be
implemented using the TRIBUF_LVDS and BIBUF_LVDS
macros along with appropriate terminations. Multipoint
designs using Actel LVDS macros can achieve up to
200 MHz with a maximum of 20 loads. A sample
application is given in Figure 3-12. The input and output
buffer delays are available in the LVDS section in Table 3-
79.
Example: For a bus consisting of 20 equidistant loads, the
following terminations provide the required differential
voltage, in worst-case Industrial operating conditions, at
the farthest receiver: RS =60 Ω and RT =70 Ω, given
Z0 =50 Ω (2") and Zstub =50 Ω (~1.5").
Table 3-79 LVDS
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 2.3 V
Speed Grade
tDOUT
tDP
tDIN
tPY
Units
–F
0.79
2.20
0.05
1.92
ns
Std.
0.66
1.83
0.04
1.60
ns
–1
0.56
1.56
0.04
1.36
ns
–2
0.49
1.37
0.03
1.20
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 3-6 on page 3-5 for derating values.
Figure 3-12 BLVDS/M-LVDS Multipoint Application Using LVDS I/O Buffers
...
R
T
R
T
BIBUF_LVDS
R
+
-
T
+
-
R
+
-
T
+
-
D
+
-
EN
Receiver
Transceiver
Receiver
Transceiver
Driver
R
S
R
S
R
S
R
S
R
S
R
S
R
S
R
S
R
S
R
S
Z
stub
Z
stub
Z
stub
Z
stub
Z
stub
Z
stub
Z
stub
Z
stub
Z
0
Z
0
Z
0
Z
0
Z
0
Z
0
Z
0
Z
0
Z
0
Z
0
Z
0
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