參數(shù)資料
型號(hào)： MC14568BD
廠商： MOTOROLA INC
元件分類： 通用總線功能
英文描述： Phase Comparator and Programmable Counters
中文描述： 4000/14000/40000 SERIES, ASYN POSITIVE EDGE TRIGGERED UP DIVIDE BY N COUNTER, PDSO16
封裝： PLASTIC, SOIC-16
文件頁(yè)數(shù)： 3/12頁(yè)
文件大小： 323K
代理商： MC14568BD
MOTOROLA CMOS LOGIC DATA
3
MC14568B
Characteristic
Symbol
V
Min
Typ
Max
Unit
Output Rise Time
tTLH
5.0
10
15
—
—
—
180
90
65
360
180
130
ns
Output Fall Time
tTHL
5.0
10
15
—
—
—
100
50
40
200
100
80
ns
Minimum Pulse Width, C1, Q1/C2, or PCin Input
tWH
5.0
10
15
—
—
—
125
60
45
250
120
90
ns
Maximum Clock Rise and Fall Time,
C1, Q1/C2, or PCin Input
tTLH,
tTHL
5.0
10
15
15
15
15
—
—
—
—
—
—
μ
s
PHASE COMPARATOR
Input Resistance
Rin
—
5.0 to 15
—
106
—
M
Input Sensitivity, dc Coupled
5.0 to 15
See Input Voltage
Turn–Off Delay Time,
PCout and LD Outputs
tPHL
5.0
10
15
—
—
—
550
195
120
1100
390
240
ns
Turn–On Delay Time.
PCout and LD Outputs
tPLH
5.0
10
15
—
—
—
675
300
190
1350
600
380
ns
DIVIDE–BY–4, 16, 64 OR 100 COUNTER (D1)
Maximum Clock Pulse Frequency
Division Ratio = 4, 64 or 100
fcl
5.0
10
15
3.0
8.0
10
6.0
16
22
—
—
—
MHz
Division Ratio = 16
5.0
10
15
1.0
3.0
5 0
2.5
6.3
9.7
—
—
—
Propagation Delay Time, Q1/C2 Output
Division Ratio = 4, 64 or 100
tPLH,
tPHL
5.0
10
15
—
—
—
450
190
130
900
380
260
ns
Division Ratio = 16
5.0
10
15
—
—
—
720
300
200
1440
600
400
PROGRAMMABLE DIVIDE–BY–N 4–BIT COUNTER (D2)
Maximum Clock Pulse Frequency
(Figure 3a)
fcl
5.0
10
15
1.2
3.0
4.0
1.8
8.5
12
—
—
—
MHz
Turn–On Delay Time, “0” Output
(Figure 3a)
tPLH
5.0
10
15
—
—
—
450
190
130
900
380
260
ns
Turn–Off Delay Time, “0” Output
(Figure 3a)
tPHL
5.0
10
15
—
—
—
225
85
60
450
170
150
ns
Minimum Preset Enable Pulse Width
tWH(PE)
5.0
10
15
—
—
—
75
40
30
250
100
75
ns
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