參數(shù)資料
型號: MC14LC5004
廠商: Motorola, Inc.
英文描述: Regulating Pulse-Width Modulators 16-SOIC 0 to 70
中文描述: 128段LCD驅(qū)動器
文件頁數(shù): 3/16頁
文件大小: 245K
代理商: MC14LC5004
3–5
MC14LC5003 MC14LC5004
MOTOROLA
ELECTRICAL CHARACTERISTICS
(Continued)
NOTE: Timing for Figures 1, 2, and 3 are design estimates only.
* For a time (t = 4/OSC FREQ.) after the backplane waveform changes to a new voltage level, the circuit is maintained in the high-current state to
allow the load capacitances to charge quickly. The circuit is then returned to the low-current state until the next voltage change.
Characteristic
Symbol
V
DD
V
V
LCD
V
Min
Typical
Max
Unit
Frequencies
OSC2 Frequency @ R1; R1 = 200 k
BP Frequency @ R1
OSC2 Frequency @ R2; R2 = 996 k
f
OSC2
f
BP
f
OSC2
5
5
5
5
5
5
100
100
23
150
150
33
kHz
Hz
kHz
Average DC Offset Voltage (BP Relative to FP)
V
OO
5
2.8
-50
+50
mV
Input Voltage
“0” Level
V
IL
V
IL
2.8
5.5
5
5
0.85
1.65
V
“1” Level
V
IH
V
IH
2.8
5.5
5
5
2
3.85
Output Drive Current — Backplanes V
O
= 2.65 V
I
BH
*
I
BL
5
5
2.8
2.8
-240
-240
μ
A
V
O
= 0.15 V
I
BH
I
BL
5
5
2.8
2.8
260
260
V
O
= 1.08V
I
BH
I
BL
5
5
2.8
2.8
40
2
V
O
= 1.72 V
I
BH
I
BL
5
5
2.8
2.8
-40
-1
V
O
= 5.35 V
I
BH
I
BL
5
5
5.5
5.5
-520
-520
V
O
= 0.15 V
I
BH
I
BL
5
5
5.5
5.5
600
600
V
O
= 1.98 V
I
BH
I
BL
5
5
5.5
5.5
55
1
V
O
= 3.52 V
I
BH
I
BL
5
5
5.5
5.5
-35
-1
Pulse Width, Data Clock
(Figure 1)
t
w
5
3
50
100
ns
DCLK Rise/Fall Time
(Figure 1)
t
r
, t
f
5
3
20
120
μ
s
Setup Time, D
in
to DCLK
(Figure 2)
t
su
5
3
0
0
ns
Hold Time, D
in
to DCLK
(Figure 2)
t
h
5
3
30
60
ns
DCLK Low to ENB High
(Figure 3)
t
h
5
3
10
20
ns
ENB High to DCLK High
(Figure 3)
t
rec
5
3
10
20
ns
ENB High Pulse Width
(Figure 3)
t
w
5
3
50
100
ns
ENB Low to DCLK High
(Figure 3)
t
su
5
3
10
20
ns
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