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參數(shù)資料
| 型號： | MC3S12P128J0CLHR |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 1.40 MM HEIGHT, 0.50 MM PITCH, MS-026BCD, LQFP-64 |
| 文件頁數(shù)： | 163/566頁 |
| 文件大?。?/td> | 7046K |
| 代理商： | MC3S12P128J0CLHR |
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S12 Clock, Reset and Power Management Unit (S12CPMU)
S12P-Family Reference Manual, Rev. 1.13
Freescale Semiconductor
245
7.4.6.3
PLL Bypassed External Mode (PBE)
In this mode, the Bus Clock is based on the external oscillator clock. The reference clock for the PLL is
based on the external oscillator. The adaptive spike lter and detection logic can be enabled which uses
the VCOCLK to lter and qualify the external oscillator clock.
The clock sources for COP and RTI can be based on the internal reference clock generator or on the
external oscillator clock.
This mode can be entered from default mode PEI by performing the following steps:
1. Make sure the PLL conguration is valid
2. Optionally the adaptive spike lter and detection logic can be enabled by calculating the integer
value for the OSCFIL[4:0] bits and setting the bandwidth (OSCBW) accordingly.
3. Enable the external oscillator (OSCE bit)
4. Wait for the PLL being locked (LOCK = 1) and the oscillator to start-up and additionally being
qualied if the adaptive spike lter is enabled (UPOSC =1).
5. Clear all ags in the CPMUFLG register to be able to detect any status bit change.
6. Optionally status interrupts can be enabled (CPMUINT register).
7. Select the Oscillator Clock (OSCCLK) as Bus Clock (PLLSEL=0)
Since the adaptive spike lter (lter and detection logic) uses VCOCLK (from PLL) to continuously lter
and qualify the external oscillator clock, loosing PLL lock status (LOCK=0) means loosing the oscillator
status information as well (UPOSC=0).
The impact of loosing the oscillator status in PBE mode is as follows:
PLLSEL is set automatically and the Bus Clock is switched back to the PLLCLK.
The PLLCLK is derived from the VCO clock (with its actual frequency) divided by four until the
PLL locks again.
Application software needs to be prepared to deal with the impact of loosing the oscillator status at any
time.
In the PBE mode, not every noise disturbance can be indicated by bits LOCK and UPOSC (both bits are
based on the Bus Clock domain). There are clock disturbances possible, after which UPOSC and LOCK
both stay asserted while occasional pauses on the ltered OSCCLK and resulting Bus Clock occur. The
spike lter is still functional and protects the Bus Clock from frequency overshoot due to spikes on the
external oscillator clock. The ltered OSCCLK and resulting Bus Clock will pause until the PLL has
stabilized again.
相關PDF資料 |
PDF描述 |
|---|---|
| MC9S12P128J0MLH | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, QFP64 |
| MC9S12P128J0MFTR | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, QCC48 |
| S9S12P128J0CFTR | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, QCC48 |
| S4529 | PIN PHOTO DIODE |
| S4825 | LOGIC OUTPUT PHOTO DETECTOR |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MC3S12P128J0CQK | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12P128J0CQKR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12P128J0MFT | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12P128J0MFTR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12P128J0MLH | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
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