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參數(shù)資料
| 型號(hào)： | MC3S12P128J0CLHR |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 1.40 MM HEIGHT, 0.50 MM PITCH, MS-026BCD, LQFP-64 |
| 文件頁數(shù)： | 184/566頁 |
| 文件大?。?/td> | 7046K |
| 代理商： | MC3S12P128J0CLHR |
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Freescale’s Scalable Controller Area Network (S12MSCANV3)
S12P-Family Reference Manual, Rev. 1.13
264
Freescale Semiconductor
8.3.2.6
MSCAN Receiver Interrupt Enable Register (CANRIER)
This register contains the interrupt enable bits for the interrupt ags described in the CANRFLG register.
NOTE
The CANRIER register is held in the reset state when the initialization mode
is active (INITRQ=1 and INITAK=1). This register is writable when not in
initialization mode (INITRQ=0 and INITAK=0).
The RSTATE[1:0], TSTATE[1:0] bits are not affected by initialization
mode.
3-2
TSTAT[1:0]
Transmitter Status Bits — The values of the error counters control the actual CAN bus status of the MSCAN.
As soon as the status change interrupt ag (CSCIF) is set, these bits indicate the appropriate transmitter related
CAN bus status of the MSCAN. The coding for the bits TSTAT1, TSTAT0 is:
00
TxOK: 0
≤ transmit error counter ≤ 96
01
TxWRN: 96
< transmit error counter ≤ 127
10
TxERR: 127
< transmit error counter ≤ 255
11
Bus-Off: transmit error counter
> 255
1
OVRIF
Overrun Interrupt Flag — This ag is set when a data overrun condition occurs. If not masked, an error interrupt
is pending while this ag is set.
0
No data overrun condition
1
A data overrun detected
0
RXF(2)
Receive Buffer Full Flag — RXF is set by the MSCAN when a new message is shifted in the receiver FIFO.
This ag indicates whether the shifted buffer is loaded with a correctly received message (matching identier,
matching cyclic redundancy code (CRC) and no other errors detected). After the CPU has read that message
from the RxFG buffer in the receiver FIFO, the RXF ag must be cleared to release the buffer. A set RXF ag
prohibits the shifting of the next FIFO entry into the foreground buffer (RxFG). If not masked, a receive interrupt
is pending while this ag is set.
0
No new message available within the RxFG
1
The receiver FIFO is not empty. A new message is available in the RxFG
1. Redundant Information for the most critical CAN bus status which is “bus-off”. This only occurs if the Tx error counter exceeds
a number of 255 errors. Bus-off affects the receiver state. As soon as the transmitter leaves its bus-off state the receiver state
skips to RxOK too. Refer also to TSTAT[1:0] coding in this register.
2. To ensure data integrity, do not read the receive buffer registers while the RXF ag is cleared. For MCUs with dual CPUs,
reading the receive buffer registers while the RXF ag is cleared may result in a CPU fault condition.
Module Base + 0x0005
Access: User read/write(1)
1. Read: Anytime
Write: Anytime when not in initialization mode
76543210
R
WUPIE
CSCIE
RSTATE1
RSTATE0
TSTATE1
TSTATE0
OVRIE
RXFIE
W
Reset:
00000000
Figure 8-9. MSCAN Receiver Interrupt Enable Register (CANRIER)
Table 8-11. CANRFLG Register Field Descriptions (continued)
Field
Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC9S12P128J0MLH | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, QFP64 |
| MC9S12P128J0MFTR | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, QCC48 |
| S9S12P128J0CFTR | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, QCC48 |
| S4529 | PIN PHOTO DIODE |
| S4825 | LOGIC OUTPUT PHOTO DETECTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC3S12P128J0CQK | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12P128J0CQKR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12P128J0MFT | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12P128J0MFTR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12P128J0MLH | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
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