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參數(shù)資料
| 型號： | MC68330FC16 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 16.78 MHz, MICROPROCESSOR, PQFP132 |
| 封裝： | PLASTIC, QFP-132 |
| 文件頁數(shù)： | 217/261頁 |
| 文件大?。?/td> | 1153K |
| 代理商： | MC68330FC16 |
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MOTOROLA
MC68330 USER’S MANUAL
3- 31
results in the CPU32 taking the spurious interrupt vector. If
HALT is also asserted, the
MC68330 retries the interrupt acknowledge cycle instead of using the spurious interrupt
vector.
3.5 BUS EXCEPTION CONTROL CYCLES
The bus architecture requires assertion of
DSACKx from an external device to signal that
a bus cycle is complete. Neither
DSACKx nor AVEC is asserted in the following cases:
DSACKx /AVEC is programmed to respond internally.
The external device does not respond.
Various other application-dependent errors occur.
The MC68330 provides
BERR when no device responds by asserting DSACKx/AVEC
within an appropriate period of time after the MC68330 asserts
AS. This mechanism
allows the cycle to terminate and the MC68330 to enter exception processing for the error
condition.
HALT is also used for bus exception control. This signal can be asserted by an
external device for debugging purposes to cause single bus cycle operation, or, in
combination with
BERR, a retry of a bus cycle in error. To properly control termination of a
bus cycle for a retry or a bus error condition,
DSACKx, BERR, and HALT can be asserted
and negated with the rising edge of the MC68330 clock. This assures that when two
signals are asserted simultaneously, the required setup and hold time for both is met for
the same falling edge of the MC68330 clock. This or an equivalent precaution should be
designed into the external circuitry to provide these signals. Alternatively, the internal bus
monitor could be used. The acceptable bus cycle terminations for asynchronous cycles
are summarized in relation to
DSACKx assertion as follows (case numbers refer to Table
3-4):
Normal Termination:
DSACKx is asserted; BERR and HALT remain negated
(case 1).
Halt Termination:
HALT is asserted at the same time, or before DSACKx, and
BERR remains negated (case 2).
Bus Error Termination:
BERR is asserted in lieu of, at the same time, or before
DSACKx (case 3) or after DSACKx (case 4), and HALT remains negated; BERR is
negated at the same time or after
DSACKx
Retry Termination:
HALT and BERR are asserted in lieu of, at the same time, or
before
DSACKx (case 5) or after DSACKx (case 6); BERR is negated at the same
time or after
DSACKx, and HALT may be negated at the same time or after BERR.
Table 3-4 shows various combinations of control signal sequences and the resulting bus
cycle terminations. To ensure predictable operation,
BERR and HALT should be negated
according to the specifications in the MC68330/D,
MC68330 Technical Summary.
DSACKx, BERR, and HALT may be negated after AS. If DSACKx or BERR remain
asserted into S2 of the next bus cycle, that cycle may be terminated prematurely.
EXAMPLE A: A system uses a bus monitor timer to terminate accesses to an unpopulated
address space. The timer asserts
BERR after timeout (case 3).
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