參數(shù)資料
型號： MC68336AVFT20
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 20.97 MHz, MICROCONTROLLER, PQFP16
封裝： PLASTIC, QFP-160
文件頁數(shù)： 415/434頁
文件大?。?/td> 6093K
代理商： MC68336AVFT20
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MC68336/376
SYSTEM INTEGRATION MODULE
MOTOROLA
USER’S MANUAL
5-3
Because the SIM routes external interrupt requests to the CPU32, the SIM IARB field
value is used for arbitration between internal and external interrupts of the same pri-
ority. The reset value of IARB for the SIM is %1111, and the reset IARB value for all
other modules is %0000, which prevents SIM interrupts from being discarded during
initialization. Refer to 5.8 Interrupts for a discussion of interrupt arbitration.
5.2.3 Show Internal Cycles
A show cycle allows internal bus transfers to be monitored externally. The SHEN field
in SIMCR determines what the external bus interface does during internal transfer op-
erations. Table 5-1 shows whether data is driven externally, and whether external bus
arbitration can occur. Refer to 5.6.6.1 Show Cycles for more information.
5.2.4 Register Access
The CPU32 can operate at one of two privilege levels. Supervisor level is more privi-
leged than user level — all instructions and system resources are available at super-
visor level, but access is restricted at user level. Effective use of privilege level can
protect system resources from uncontrolled access. The state of the S bit in the CPU
status register determines access level, and whether the user or supervisor stack
pointer is used for stacking operations. The SUPV bit places SIM global registers in
either supervisor or user data space. When SUPV = 0, registers with controlled access
are accessible from either the user or supervisor privilege level; when SUPV = 1, reg-
isters with controlled access are restricted to supervisor access only.
5.2.5 Freeze Operation
The FREEZE signal halts MCU operations during debugging. FREEZE is asserted in-
ternally by the CPU32 if a breakpoint occurs while background mode is enabled. When
FREEZE is asserted, only the bus monitor, software watchdog, and periodic interrupt
timer are affected. The halt monitor and spurious interrupt monitor continue to operate
normally. Setting the freeze bus monitor (FRZBM) bit in SIMCR disables the bus mon-
itor when FREEZE is asserted. Setting the freeze software watchdog (FRZSW) bit dis-
ables the software watchdog and the periodic interrupt timer when FREEZE is
asserted.
Table 5-1 Show Cycle Enable Bits
SHEN[1:0]
Action
00
Show cycles disabled, external arbitration enabled
01
Show cycles enabled, external arbitration disabled
10
Show cycles enabled, external arbitration enabled
11
Show cycles enabled, external arbitration enabled;
internal activity is halted by a bus grant
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PDF描述
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