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參數(shù)資料
| 型號： | MC68HC08AZ0CFU |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, EEPROM, 8.4 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁數(shù)： | 339/444頁 |
| 文件大?。?/td> | 5203K |
| 代理商： | MC68HC08AZ0CFU |
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Specifications
Control Timing
MC68HC08AZ0
Specifications
Control Timing
1.VDD = 5.0 Vdc ± 0.5v, VSS = 0 Vdc, TA = –40 °C to TA (MAX), unless otherwise noted.
2.Typical values reflect average measurements at midpoint of voltage range, 25
°C only.
3.Run (Operating) IDD measured using external square wave clock source (fOP = 8.4 MHz). All inputs 0.2 V from rail.
No dc loads. Less than 100 pF on all outputs. CL = 20 pF on OSC2. All ports configured as inputs. OSC2 capaci-
tance linearly affects run IDD. Measured with all modules enabled.
4.Wait IDD measured using external square wave clock source (fOP = 8.4 MHz). All inputs 0.2 Vdc from rail. No dc
loads. Less than 100 pF on all outputs, CL = 20 pF on OSC2. All ports configured as inputs. OSC2 capacitance
linearly affects wait IDD. Measured with all modules enabled.
5.Stop IDD measured with OSC1 = VSS.
6.Maximum is highest voltage that POR is guaranteed.
7.Maximum is highest voltage that POR is possible.
8.If minimum VDD is not reached before the internal POR reset is released, RST must be driven low externally until
minimum VDD is reached.
10.Although IDD is proportional to bus frequency, a current of several mA is present even at very low frequencies.
Symbol
Min
Max
Unit
Bus Operating Frequency (4.5–5.5 V — VDD Only)
fBUS
—
8.4
MHz
RESET Pulse Width Low
tRL
1.5
—
tcyc
IRQ Interrupt Pulse Width Low (Edge-Triggered)
tILHI
1.5
—
tcyc
IRQ Interrupt Pulse Period
tILIL
Note 3
—
tcyc
EEPROM Programming Time per Byte
tEEPGM
10
—
ms
EEPROM Erasing Time per Byte
tEBYTE
10
—
ms
EEPROM Erasing Time per Block
tEBLOCK
10
—
ms
EEPROM Erasing Time per Bulk
tEBULK
10
—
ms
EEPROM Programming Voltage Discharge Period
tEEFPV
100
200
s
16-Bit Timer (see Note 2)
Input Capture Pulse Width (see Note 3)
Input Capture Period
tTH, tTL
tTLTL
2
Note 4
—
tcyc
MSCAN Wake-up Filter Pulse Width (see Note 5)
tWUP
25
s
1.VDD = 5.0 Vdc ± 0.5v, VSS = 0 Vdc, TA = –40 °C to TA (MAX), unless otherwise noted.
2.The 2-bit timer prescaler is the limiting factor in determining timer resolution.
3.Refer to Mode, edge, and level selection on page 296 and supporting note.
4.The minimum period tTLTL or tILIL should not be less than the number of cycles it takes to execute the capture interrupt
service routine plus TBD tcyc.
5. The minimum pulse width to wake up the MSCAN module is guaranteed by design but not tested.
5-specs
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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