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參數(shù)資料
| 型號： | MC68HC08AZ32AMFU |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 8.4 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | QFP-64 |
| 文件頁數(shù)： | 286/312頁 |
| 文件大?。?/td> | 2091K |
| 代理商： | MC68HC08AZ32AMFU |
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Acquisition/Lock Time Specifications
MC68HC08AZ32A Data Sheet, Rev. 2
Freescale Semiconductor
75
4.9.3 Choosing a Filter Capacitor
As described in 4.9.2 Parametric Influences on Reaction Time, the external filter capacitor, CF, is critical
to the stability and reaction time of the PLL. The PLL is also dependent on reference frequency and supply
voltage. The value of the capacitor must, therefore, be chosen with supply potential and reference
frequency in mind. For proper operation, the external filter capacitor must be chosen according to this
equation:
For acceptable values of CFact, (see 20.9 CGM Operating Conditions). For the value of VDDA, choose the
voltage potential at which the MCU is operating. If the power supply is variable, choose a value near the
middle of the range of possible supply values.
This equation does not always yield a commonly available capacitor size, so round to the nearest
available size. If the value is between two different sizes, choose the higher value for better stability.
Choosing the lower size may seem attractive for acquisition time improvement, but the PLL may become
unstable. Also, always choose a capacitor with a tight tolerance (
±20% or better) and low dissipation.
4.9.4 Reaction Time Calculation
The actual acquisition and lock times can be calculated using the equations below. These equations yield
nominal values under the following conditions:
Room temperature operation
Negligible external leakage on CGMXFC
Negligible noise
The K factor in the equations is derived from internal PLL parameters. KACQ is the K factor when the PLL
is configured in acquisition mode, and KTRK is the K factor when the PLL is configured in tracking mode.
NOTE
The inverse proportionality between the lock time and the reference
frequency.
In automatic bandwidth control mode, the acquisition and lock times are quantized into units based on the
reference frequency. (See 4.3.2.3 Manual and Automatic PLL Bandwidth Modes). A certain number of
clock cycles, nACQ, is required to ascertain that the PLL is within the tracking mode entry tolerance, TRK,
before exiting acquisition mode. A certain number of clock cycles, nTRK, is required to ascertain that the
PLL is within the lock mode entry tolerance,
Lock. Therefore, the acquisition time, tACQ, is an integer
C
F
C
FACT
V
DDA
f
CGMRDV
--------------------------
=
t
ACQ
V
DDA
f
RDV
--------------
8
K
ACQ
--------------
=
t
AL
V
DDA
f
RDV
--------------
4
K
TRK
-------------
=
t
Lock
t
ACQ
t
AL
+
=
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