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參數(shù)資料
| 型號： | MC68HC08BD24B |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 6 MHz, MICROCONTROLLER, PDIP42 |
| 封裝： | PLASTIC, SDIP-42 |
| 文件頁數(shù)： | 74/250頁 |
| 文件大?。?/td> | 2640K |
| 代理商： | MC68HC08BD24B |
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DDC12AB Interface
Registers
MC68HC08BD24 — Rev. 1.0
Technical Data
MOTOROLA
DDC12AB Interface
165
the module receives an acknowledge bit (RXAK = 0), after
setting master transmit mode (MRW = 0), and the calling address
has been transmitted; or
the previous data in the output circuit has be transmitted and the
receiving slave returns an acknowledge bit, indicated by a
received acknowledge bit (RXAK = 0).
If the slave does not return an acknowledge bit (RXAK = 1), the master
will generate a "stop" or "repeated start" condition. The data in the DDTR
will not be transferred to the output circuit. The transmit buffer empty flag
remains cleared (TXBE = 0).
The sequence of events for slave transmit and master transmit are
illustrated in Figure 13-8.
13.6.7 DDC Data Receive Register (DDRR)
When the DDC module is enabled, DEN = 1, data in this read-only
register depends on whether module is in master or slave mode.
In slave mode, the data in DDRR is:
the calling address from the master when the address match flag
is set (MATCH = 1); or
the last data received when MATCH = 0.
In master mode, the data in the DDRR is:
the last data received.
Address:
$001B
Bit 7
654321
Bit 0
Read:
DRD7
DRD6
DRD5
DRD4
DRD3
DRD2
DRD1
DRD0
Write:
Reset:
00000000
= Unimplemented
Figure 13-7. DDC Data Receive Register (DDRR)
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PDF描述 |
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參數(shù)描述 |
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