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參數(shù)資料
| 型號： | MC68HC08BD24B |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 6 MHz, MICROCONTROLLER, PDIP42 |
| 封裝： | PLASTIC, SDIP-42 |
| 文件頁數(shù)： | 98/250頁 |
| 文件大?。?/td> | 2640K |
| 代理商： | MC68HC08BD24B |
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Sync Processor
System Operation
MC68HC08BD24 — Rev. 1.0
Technical Data
MOTOROLA
Sync Processor
187
HVOCR[2:0] — H&V Output Select Bits
These three bits select the frequencies of the internal generated
free-running sync pulses for output to HSYNCO and VSYNCO pins,
when the SOUT bit is set in the SPIOCR. Reset clears these bits,
setting a default horizontal frequency of 31.25kHz and a vertical
frequency of 60Hz, a video mode of 640
×480.
14.7 System Operation
This Sync Processor is designed to assist in determining the video mode
of incoming HSYNC and VSYNC of various frequencies and polarities,
and DPMS modes. In the DPMS standard, a no sync pulses definition
can be detected when the value of the Hsync Frequency Register (the
number of Hsync pulses) is less than one or when the VOF bit is set.
Since the Hsync Frequency Register is updated repeatedly in every
32.768ms, and a valid Vsync must have a frequency greater than
40.7Hz, a valid Vsync pulse will arrive within the 32.768ms window.
Therefore, the user should read the Hsync Frequency Register every
32.768ms to determine the presence of Hsync and/or Vsync pulses.
Table 14-10. Free-Running HSYNC and VSYNC Options
HVOCR
HSYNCO
VSYNCO
Video Mode
Pulse width
Frequency
Pulse width
Frequency
000
Negative 2
s
31.25kHz
Negative 192
s
59.98 Hz
640
× 480
001
Negative 2
s
43.48kHz
Negative 138
s
84.92 Hz
640
× 480
010
Negative 2
s
48.78kHz
Negative 123
s
60.00 Hz
1024
× 768
011
Negative 2
s
54.05kHz
Negative 111
s
84.98 Hz
800
× 600
100
Negative 2
s
60.61kHz
Negative 99
s
75.01 Hz
1024
× 768
101
Negative 2
s
80.00kHz
Negative 75
s
74.98 Hz
1280
× 1024
110
Negative 2
s
90.91kHz
Negative 66
s
84.96 Hz
1280
× 1024
111
Negative 2
s
105.26kHz
Negative 57
s
85.02 Hz
1600
× 1200
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