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參數(shù)資料
| 型號(hào)： | MC68HC08GR32AVFA |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PQFP48 |
| 封裝： | 7 X 7 MM, 1.40 MM HEIGHT, 0.50 MM PITCH, MS-026BBC, LQFP-48 |
| 文件頁數(shù)： | 234/286頁 |
| 文件大?。?/td> | 2074K |
| 代理商： | MC68HC08GR32AVFA |
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I/O Registers
MC68HC08GR32A MC68HC08GR16A Data Sheet, Rev. 0
Freescale Semiconductor
51
3.8.2.4 Eight Bit Truncation Mode
In 8-bit truncation mode, the ADRL register holds the eight MSBs of the 10-bit result. The ADRH register
is unused and reads as 0. The ADRL register is updated each time an ADC single channel conversion
completes. In 8-bit mode, the ADRL register contains no interlocking with ADRH.
3.8.3 ADC Clock Register
The ADC clock register (ADCLK) selects the clock frequency for the ADC.
ADIV2–ADIV0 — ADC Clock Prescaler Bits
ADIV2–ADIV0 form a 3-bit field which selects the divide ratio used by the ADC to generate the internal
ADC clock. Table 3-2 shows the available clock configurations. The ADC clock should be set to
approximately 1 MHz.
Address:
$003D
ADRH
Bit 7
654321
Bit 0
Read:
00000000
Write:
Reset:
Unaffected by reset
Address:
$003E
ADRL
Read:
AD9
AD8
AD7
AD6
AD5
AD4
AD3
AD2
Write:
Reset:
Unaffected by reset
= Unimplemented
Figure 3-8. ADC Data Register High (ADRH) and Low (ADRL)
Address:
$003F
Bit 7
654321
Bit 0
Read:
ADIV2
ADIV1
ADIV0
ADICLK
MODE1
MODE0
R
0
Write:
Reset:
00000100
= Unimplemented
R
= Reserved
Figure 3-9. ADC Clock Register (ADCLK)
Table 3-2. ADC Clock Divide Ratio
ADIV2
ADIV1
ADIV0
ADC Clock Rate
0
ADC input clock
÷ 1
0
1
ADC input clock
÷ 2
0
1
0
ADC input clock
÷ 4
0
1
ADC input clock
÷ 8
1
X(1)
1. X = Don’t care
X(1)
ADC input clock
÷ 16
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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