參數(shù)資料
型號： MC68HCP11A1FN
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 8-Bit Microcontrollers
中文描述： 8-BIT, EEPROM, MICROCONTROLLER, PQCC52
封裝： PLASTIC, LCC-52
文件頁數(shù)： 21/45頁
文件大?。?/td> 286K
代理商： MC68HCP11A1FN
MC68HC11A8
MC68HC11A8TS/D
MOTOROLA
21
NOTE
In single chip and boot modes, port C pins reset to high impedance inputs (DDRC
registers are set to zero). In expanded and special test modes, port C is a multi-
plexed address/data bus and the port C register address is treated as an external
memory location.
Writes affect port C pins. PORTCL is used in the handshake clearing mechanism. When an active edge
occurs on the STRA pin, port C data is latched into the PORTCL register.
Table 5 Parallel I/O Control
STAF
Clearing
Sequence
Read PIOC
with STAF=1
then read
PORTCL
HNDS
OIN
PLS
EGA
Port C
Port B
Simple
strobed
mode
0
X
X
Inputs latched
into PORTCL
on any active
edge on STRA
STRB
pulses on
writes to
port B
Full input
handshake
Read PIOC
with STAF=1
then read
PORTCL
1
0
0 = STRB
active level
1 = STRB
active pulse
Inputs latched
into PORTCL
on any active
edge on STRA
Normal out-
put port,
unaffected
in hand-
shake
modes
Normal out-
put port,
unaffected
in hand-
shake
modes
Full output
handshake
Read PIOC
with STAF=1
then write to
PORTCL
1
1
0 = STRB
active level
1 = STRB
active pulse
Driven as out-
puts if STRA at
active level,
follows DDRC
if STRA not at
active level
PORTC
— Port C Data
$1003
Bit 7
PC7
6
5
4
3
2
1
Bit 0
PC0
PC6
PC5
PC4
PC3
PC2
PC1
S. Chip
or Boot:
RESET:
Expan. or
Test:
PC7
0
ADDR7/
DATA7
PC6
0
ADDR6/
DATA6
PC5
0
ADDR5/
DATA5
PC4
0
ADDR4/
DATA4
PC3
0
ADDR3/
DATA3
PC2
0
ADDR2/
DATA2
PC1
0
ADDR1/
DATA1
PC0
0
ADDR0/
DATA0
PORTB
— Port B Data
$1004
Bit 7
PB7
6
5
4
3
2
1
Bit 0
PB0
PB6
PB5
PB4
PB3
PB2
PB1
S. Chip
or Boot:
RESET:
Expan. or
Test:
PB7
0
PB6
0
PB5
0
PB4
0
PB3
0
PB2
0
PB1
0
PB0
0
ADDR15 ADDR14 ADDR13 ADDR12 ADDR11 ADDR10
ADDR9
ADDR8
PORTCL
— Port C Latched
$1005
Bit 7
PCL7
U
6
5
4
3
2
1
Bit 0
PCL0
U
PCL6
U
PCL5
U
PCL4
U
PCL3
U
PCL2
U
PCL1
U
RESET:
1
0
0
1
0
1
Port C
Driven
STRA
Active Edge
Follow
DDRC
Follow
DDRC
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