參數(shù)資料
型號: MC68HSR705J1ACS
廠商: FREESCALE SEMICONDUCTOR INC
元件分類: 微控制器/微處理器
英文描述: 8-BIT, UVPROM, MICROCONTROLLER, CDIP20
封裝: WINDOWED, CERAMIC, DIP-20
文件頁數(shù): 10/162頁
文件大小: 3213K
代理商: MC68HSR705J1ACS
External Interrupt Module (IRQ)
External Interrupt Timing
MC68HC705J1A — Rev. 4.0
Technical Data
External Interrupt Module (IRQ)
8.5 External Interrupt Timing
Figure 8-4. External Interrupt Timing
8.5.1 5.0-Volt External Interrupt Timing Characteristics
8.5.2 3.3-Volt External Interrupt Timing Characteristics
Characteristic(1)
1. VDD = 5.0 Vdc ± 10%, VSS = 0 Vdc, TA = –40°C to +105°C, unless otherwise noted
Symbol
Min
Max
Unit
IRQ interrupt pulse width low (edge-triggered)
tILIH
1.5
tcyc
(2)
2.
tcyc = 1/fop; fop = fosc/2.
IRQ interrupt pulse width (edge- and level-triggered)
tILIH
1.5
Note(3)
3. The minimum, tILIL, should not be less than the number of interrupt service routine cycles plus 19 tcyc.
tcyc
PA0–PA3 interrupt pulse width high (edge-triggered)
tILIL
1.5
tcyc
PA0–PA3 interrupt pulse width high (edge- and level-triggered)
tILIH
1.5
Note(3)
tcyc
Characteristic(1)
1. VDD = 3.3 Vdc ± 10%, VSS = 0 Vdc, TA = –40°C to +105°C, unless otherwise noted
Symbol
Min
Max
Unit
IRQ interrupt pulse width low (edge-triggered)
tILIH
1.5
tcyc
(2)
2.
tcyc = 1/fop; fop = fosc/2.
IRQ interrupt pulse width (edge- and level-triggered)
tILIH
1.5
Note(3)
3. The minimum, tILIL, should not be less than the number of interrupt service routine cycles plus 19 tcyc.
tcyc
PA0–PA3 interrupt pulse width high (edge-triggered)
tILIL
1.5
tcyc
PA0–PA3 interrupt pulse width high (edge- and level-triggered)
tILIH
1.5
Note(3)
tcyc
IRQ (INTERNAL)
tILIH
tILIL
tILIH
IRQ PIN
IRQ1
IRQn
.
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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