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參數資料
| 型號： | MC8640DTHX1250HE |
| 廠商： | Freescale Semiconductor |
| 文件頁數： | 24/130頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DUAL CORE PROCESSOR 1023-CBGA |
| 標準包裝： | 1 |
| 系列： | MPC86xx |
| 處理器類型： | 32-位 MPC86xx PowerPC |
| 速度： | 1.25GHz |
| 電壓： | 1.05V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 1023-BCBGA，F(xiàn)CCBGA |
| 供應商設備封裝： | 1023-FCCBGA（33x33） |
| 包裝： | 托盤 |
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MPC8640 and MPC8640D Integrated Host Processor Hardware Specifications, Rev. 3
12
Freescale Semiconductor
Electrical Characteristics
Figure 3 illustrates the power up sequence as described above.
Figure 3. MPC8640 Power-Up and Reset Sequence
VDD_PLAT, AVDD_PLAT
L/T/OVDD
Time
2.5 V
3.3 V
1.2 V
0
DC
P
o
wer
Su
ppl
y
V
o
lt
age
Reset
Configuration Pins
HRESET (& TRST)
100 s Platform PLL
Asserted for
100
μs after
Power Supply Ramp Up 2
Notes:
1. Dotted waveforms correspond to optional supply values for a specified power supply. See Table 2.
2. The recommended maximum ramp up time for power supplies is 20 milliseconds.
3. Refer to Section 5, “RESET Initialization,” for additional information on PLL relock and reset signal
assertion timing requirements.
4. Refer to Table 11 for additional information on reset configuration pin setup timing requirements. In
addition see Figure 68 regarding HRESET and JTAG connection details including TRST.
5. e600 PLL relock time is 100 microseconds maximum plus 255 MPX_clk cycles.
6. Stable PLL configuration signals are required as stable SYSCLK is applied. All other POR configuration
inputs are required 4 SYSCLK cycles before HRESET negation and are valid at least 2 SYSCLK cycles
after HRESET has negated (hold requirement). See Section 5, “RESET Initialization,” for more
information on setup and hold time of reset configuration signals.
7. VDD_PLAT, AVDD_PLAT must strictly reach 90% of their recommended voltage before the rail for
D
n_GVDD, and Dn_MVREF reaches 10% of their recommended voltage.
8. SYSCLK must be driven only AFTER the power for the various power supplies is stable.
9. In device sleep mode, the reset configuration signals for DRAM types (TSEC2_TXD[4],TSEC2_TX_ER)
must be valid BEFORE HRESET is asserted.
e6005
AVDD_LB, SVDD, XVDD_SRDSn
VDD_Coren, AVDD_Coren
AVDD_SRDSn
1.8 V
D
n_GVDD, = 1.8/2.5 V
D
n_MVREF
If
SYSCLK 8 (not drawn to scale)
Relock Time 3
L/TVDD=2.5 V
1
7
PLL
9
SYSCLK is functional 4
Cycles Setup and hold Time 6
相關PDF資料 |
PDF描述 |
|---|---|
| MC8640TVU1250HE | IC MPU SGL CORE E600 1023FCCBGA |
| ABB110DHBD | CONN EDGECARD 220PS R/A .050 SLD |
| MC68060RC50 | IC MPU 32BIT 50MHZ 206-PGA |
| MC7448TVU1267ND | IC MPU SGL E600 CORE 360-FCCBGA |
| GMC36DTEN | CONN EDGECARD 72POS .100 EYELET |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC8640DTHX1250N | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Integrated Host Processor Hardware Specifications |
| MC8640DTVJ1067NE | 功能描述:IC MPU E600 DUAL CORE 1023FCCBGA 制造商:nxp usa inc. 系列:MPC86xx 包裝:托盤 零件狀態(tài):在售 核心處理器:PowerPC e600 核數/總線寬度:2 ??，32 位 速度:1.067GHz 協(xié)處理器/DSP:- RAM 控制器:DDR，DDR2 圖形加速:無 顯示與接口控制器:- 以太網:10/100/1000 Mbps（4） SATA:- USB:- 電壓 - I/O:1.8V，2.5V，3.3V 工作溫度:-40°C ~ 105°C（TA） 安全特性:- 封裝/外殼:1023-BCBGA，F(xiàn)CCBGA 供應商器件封裝:1023-FCCBGA（33x33） 附加接口:DUART，HSSI，I2C，RapidIO 標準包裝:24 |
| MC8640DTVU1000H | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Integrated Host Processor Hardware Specifications Addendum for the MC8640xTxxyyyyaC Series |
| MC8640DTVU1000HC | 功能描述:微處理器 - MPU G8 REV2.1 1.05V -40/105C RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC8640DTVU1000HE | 功能描述:微處理器 - MPU G8 REV3.0 0.95V 105C RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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