參數(shù)資料
型號(hào)： MC9328MX21DVK
廠商： Freescale Semiconductor
文件頁數(shù)： 11/100頁
文件大?。?/td> 0K
描述： IC MCU I.MX21 266MHZ 289-MAPBGA
標(biāo)準(zhǔn)包裝： 152
系列： i.MX21
核心處理器： ARM9
芯體尺寸： 32-位
速度： 266MHz
連通性： 1 線，EBI/EMI，I²C，IrDA，MMC，智能卡，SPI，SSI，UART/USART，USB OTG
外圍設(shè)備： DMA，I²S，LCD，POR，PWM，WDT
輸入/輸出數(shù)： 192
程序存儲(chǔ)器類型： ROMless
電壓 - 電源 (Vcc/Vdd)： 1.45 V ~ 3.3 V
振蕩器型： 外部
工作溫度： -30°C ~ 70°C
封裝/外殼： 289-LFBGA
包裝： 托盤
MC9328MX21 Technical Data, Rev. 3.4
18
Freescale Semiconductor
Specifications
3.6
Reset Module
The timing relationships of the Reset module with the POR and RESET_IN are shown in Figure 2 and
Figure 3. Be aware that NVDD must ramp up to at least 1.7V for NVDD1 and 2.7V for NVDD2-6 before
QVDD is powered up to prevent forward biasing.
Figure 2. Timing Relationship with POR
MF integer part
–
5
–
15
–
MF numerator
Should be less than the denominator
0
–
1022
–
MF denominator
–
1
–
1023
–
Frequency lock-in time after
full reset
FOL mode for non-integer MF
(does not include pre-multi lock-in time)
350
400
450
Tref
Frequency lock-in time after
partial reset
FOL mode for non-integer MF
(does not include pre-multi lock-in time)
220
280
330
Tref
Phase lock-in time after
full reset
FPL mode and integer MF
(does not include pre-multi lock-in time)
480
530
580
Tref
Phase lock-in time after
partial reset
FPL mode and integer MF
(does not include pre-multi lock-in time)
360
410
460
Tref
Frequency jitter (p-p)
–
0.02
0.03
2Tdck
Phase jitter (p-p)
Integer MF, FPL mode, Vcc=1.7V
–
1.0
1.5
ns
Power dissipation
FOL mode, integer MF,
fdck = 560 MHz, Vcc = 1.5V
–1.5
–
mW
(Avg)
Table 11. DPLL Specifications (Continued)
Parameter
Test Conditions
Minimum
Typical
Maximum
Unit
POR
RESET_POR
RESET_DRAM
HRESET
RESET_OUT
CLK32
HCLK
1
2
3
4
Exact 300ms
7 cycles @ CLK32
14 cycles @ CLK32
Can be adjusted depending on the crystal
start-up time 32kHz or 32.768kHz
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PDF描述
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MC9328MX21S 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:i.MX family of microprocessors 266 MHz
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