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參數(shù)資料
| 型號(hào)： | MC9S08DV128CLL |
| 廠商： | Freescale Semiconductor |
| 文件頁(yè)數(shù)： | 333/458頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | MCU 8BIT 128K FLASH 100-LQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | S08 |
| 核心處理器： | S08 |
| 芯體尺寸： | 8-位 |
| 速度： | 40MHz |
| 連通性： | CAN，I²C，LIN，SCI，SPI |
| 外圍設(shè)備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 87 |
| 程序存儲(chǔ)器容量： | 128KB（128K x 8） |
| 程序存儲(chǔ)器類型： | 閃存 |
| RAM 容量： | 6K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 24x12b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 100-LQFP |
| 包裝： | 托盤(pán) |
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Chapter 18 Debug Module (S08DBGV3) (128K)
MC9S08DZ128 Series Data Sheet, Rev. 1
Freescale Semiconductor
399
18.3.3.5
Debug Comparator C High Register (DBGCCH)
1 In the case of an end-trace to reset where DBGEN=1 and BEGIN=0, the bits in this register do not change after reset.
Table 18-6. DBGCBL Field Descriptions
Field
Description
Bits 7–0
Comparator B Low Compare Bits — The Comparator B Low compare bits control whether Comparator B will
compare the address bus or data bus bits [7:0] to a logic 1 or logic 0.
0 Compare corresponding address bit to a logic 0, compares to data if in Full mode
1 Compare corresponding address bit to a logic 1, compares to data if in Full mode
Module Base + 0x0004
76543210
R
Bit 15
Bit 14
Bit 13
Bit 12
Bit 11
Bit 10
Bit 9
Bit 8
W
POR
or non-
end-run
00000000
Reset
end-run1
1 In the case of an end-trace to reset where DBGEN=1 and BEGIN=0, the bits in this register do not change after reset.
UUUUUUUU
Figure 18-6. Debug Comparator C High Register (DBGCCH)
Table 18-7. DBGCCH Field Descriptions
Field
Description
Bits 15–8
Comparator C High Compare Bits — The Comparator C High compare bits control whether Comparator C will
compare the address bus bits [15:8] to a logic 1 or logic 0.
0 Compare corresponding address bit to a logic 0
1 Compare corresponding address bit to a logic 1
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PDF描述 |
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