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參數(shù)資料
| 型號： | MC9S08DV128CLL |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 6/458頁 |
| 文件大小： | 0K |
| 描述： | MCU 8BIT 128K FLASH 100-LQFP |
| 標準包裝： | 90 |
| 系列： | S08 |
| 核心處理器： | S08 |
| 芯體尺寸： | 8-位 |
| 速度： | 40MHz |
| 連通性： | CAN，I²C，LIN，SCI，SPI |
| 外圍設備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 87 |
| 程序存儲器容量： | 128KB（128K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 6K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉換器： | A/D 24x12b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 100-LQFP |
| 包裝： | 托盤 |
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Chapter 6 Parallel Input/Output Control
MC9S08DZ128 Series Data Sheet, Rev. 1
Freescale Semiconductor
103
to drive a greater load with the same switching speed as a low drive enabled pin into a smaller load.
Because of this, the EMC emissions may be affected by enabling pins as high drive.
6.3
Pin Interrupts
Port A, port B, port D, and port J pins can be congured as external interrupt inputs and as an external
means of waking the MCU from stop or wait low-power modes.
The block diagram for each port interrupt logic is shown Figure 6-2.
Figure 6-2. Port Interrupt Block Diagram
Writing to the PTxPSn bits in the port interrupt pin select register (PTxPS) independently enables or
disables each port pin. Each port can be congured as edge sensitive or edge and level sensitive based on
the PTxMOD bit in the port interrupt status and control register (PTxSC). Edge sensitivity can be software
programmed to be either falling or rising; the level can be either low or high. The polarity of the edge or
edge and level sensitivity is selected using the PTxESn bits in the port interrupt edge select register
(PTxES).
Synchronous logic is used to detect edges. Prior to detecting an edge, enabled port inputs must be at the
deasserted logic level. A falling edge is detected when an enabled port input signal is seen as a logic 1 (the
deasserted level) during one bus cycle and then a logic 0 (the asserted level) during the next cycle. A rising
edge is detected when the input signal is seen as a logic 0 during one bus cycle and then a logic 1 during
the next cycle.
6.3.1
Edge Only Sensitivity
A valid rising or falling edge on an enabled port pin will set PTxIF in PTxSC. If PTxIE in PTxSC is set,
an interrupt request will be presented to the CPU. Clearing of PTxIF is accomplished by writing a 1 to
PTxACK in PTxSC.
6.3.2
Edge and Level Sensitivity
A valid edge or level on an enabled port pin will set PTxIF in PTxSC. If PTxIE in PTxSC is set, an interrupt
request will be presented to the CPU. Clearing of PTxIF is accomplished by writing a 1 to PTxACK in
PTxESn
DQ
CK
CLR
VDD
PTxMOD
PTxIE
PORT
INTERRUPT FF
PTxACK
RESET
SYNCHRONIZER
PTxIF
STOP BYPASS
STOP
BUSCLK
PTxPSn
0
1
S
PTxPS0
0
1
S
PTxES0
PTxn
PTx
INTERRUPT
REQUEST
相關PDF資料 |
PDF描述 |
|---|---|
| MC9S08DV128CLH | MCU 8BIT 128K FLASH 64-LQFP |
| MC9S08DV128CLF | MCU 8BIT 128K FLASH 48-LQFP |
| COP8SAB728M8 | IC MCU OTP 8BIT 2K POR 28-SOIC |
| MC9S08AW48CFGE | IC MCU 48K FLASH 44-LQFP |
| H4CPC4DI | CONN H4 MATED PAIR 12AWG/4MM2 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MC9S08DV128F2CLF | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08DV128F2CLH | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08DV128F2CLL | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08DV128F2MLF | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08DV128F2MLH | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
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