參數資料
型號： MC9S08LL36
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PQFP64
封裝： 10 X 10 MM, ROHS COMPLIANT, LQFP-64
文件頁數： 266/398頁
文件大小： 4889K
代理商： MC9S08LL36
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Timer/Pulse-Width Modulator (S08TPMV3)
MC9S08LL64 MCU Series Reference Manual, Rev. 5
338
Freescale Semiconductor
Reset the TPM counter before writing to the TPM modulo registers to avoid confusion about when the first
counter overflow occurs.
17.3.4
TPM Channel n Status and Control Register (TPMxCnSC)
TPMxCnSC contains the channel-interrupt-status flag and control bits that configure the interrupt enable,
channel configuration, and pin function.
76
54
321
0
R
TPMxMOD[7:0]
W
Reset
0
000
00
76
54
321
0
R
CHnF
CHnIE
MSnB
MSnA
ELSnB
ELSnA
00
W0
Reset
0
000
00
= Unimplemented or Reserved
Figure 17-12. TPM Channel n Status and Control Register (TPMxCnSC)
Table 17-5. TPMxCnSC Field Descriptions
Field
Description
7
CHnF
Channel n flag. When channel n is an input capture channel, this read/write bit is set when an active edge occurs
on the channel n input. When channel n is an output compare or edge-aligned/center-aligned PWM channel,
CHnF is set when the value in the TPM counter registers matches the value in the TPM channel n value registers.
When channel n is an edge-aligned/center-aligned PWM channel and the duty cycle is set to 0% or 100%, CHnF
is not set even when the value in the TPM counter registers matches the value in the TPM channel n value
registers.
A corresponding interrupt is requested when this bit is set and channel n interrupt is enabled (CHnIE = 1). Clear
CHnF by reading TPMxCnSC while this bit is set and then writing a logic 0 to it. If another interrupt request occurs
before the clearing sequence is completed CHnF remains set. This is done so a CHnF interrupt request is not lost
due to clearing a previous CHnF.
Reset clears this bit. Writing a logic 1 to CHnF has no effect.
0 No input capture or output compare event occurred on channel n.
1 Input capture or output compare event on channel n.
6
CHnIE
Channel n interrupt enable. This read/write bit enables interrupts from channel n. Reset clears this bit.
0 Channel n interrupt requests disabled (use for software polling).
1 Channel n interrupt requests enabled.
5
MSnB
Mode select B for TPM channel n. When CPWMS is cleared, setting the MSnB bit configures TPM channel n for
edge-aligned PWM mode. Refer to the summary of channel mode and setup controls in Table 17-6.
相關PDF資料
PDF描述
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參數描述
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