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參數(shù)資料
| 型號(hào)： | MC9S08RE8PE |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDIP28 |
| 封裝： | ROHS COMPLIANT, PLASTIC, DIP-28 |
| 文件頁數(shù)： | 61/234頁 |
| 文件大?。?/td> | 1758K |
| 代理商： | MC9S08RE8PE |
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Serial Communications Interface (S08SCIV1)
MC9S08RC/RD/RE/RG Data Sheet, Rev. 1.11
Freescale Semiconductor
153
12.2.4
SCI Status Register 1 (SCI1S1)
This register has eight read-only status ags. Writes have no effect. Special software sequences (which do
not involve writing to this register) are used to clear these status ags.
1
RWU
Receiver Wakeup Control — This bit can be written to 1 to place the SCI receiver in a standby state where it
waits for automatic hardware detection of a selected wakeup condition. The wakeup condition is either an idle
line between messages (WAKE = 0, idle-line wakeup), or a logic 1 in the most signicant data bit in a character
(WAKE = 1, address-mark wakeup). Application software sets RWU and (normally) a selected hardware
condition automatically clears RWU. Refer to Section 12.3.3.2, “Receiver Wakeup Operation,” for more details.
0 Normal SCI receiver operation.
1 SCI receiver in standby waiting for wakeup condition.
0
SBK
Send Break — Writing a 1 and then a 0 to SBK queues a break character in the transmit data stream. Additional
break characters of 10 or 11 bit times of logic 0 are queued as long as SBK = 1. Depending on the timing of the
set and clear of SBK relative to the information currently being transmitted, a second break character may be
queued before software clears SBK. Refer to Section 12.3.2.1, “Send Break and Queued Idle,” for more details.
0 Normal transmitter operation.
1 Queue break character(s) to be sent.
76543210
R
W
Reset
11000000
= Unimplemented or Reserved
Figure 12-7. SCI Status Register 1 (SCI1S1)
Table 12-5. SCI1S1 Register Field Descriptions
Field
Description
7
TDRE
Transmit Data Register Empty Flag — TDRE is set immediately after reset and when a transmit data value
transfers from the transmit data buffer to the transmit shifter, leaving room for a new character in the buffer. To
clear TDRE, read SCI1S1 with TDRE = 1 and then write to the SCI data register (SCI1D).
0 Transmit data register (buffer) full.
1 Transmit data register (buffer) empty.
6
TC
Transmission Complete Flag — TC is set immediately after reset and when TDRE = 1 and no data, preamble,
or break character is being transmitted.
0 Transmitter active (sending data, a preamble, or a break).
1 Transmitter idle (transmission activity complete).
TC is cleared automatically by reading SCI1S1 with TC = 1 and then doing one of the following three things:
Write to the SCI data register (SCI1D) to transmit new data
Queue a preamble by changing TE from 0 to 1
Queue a break character by writing 1 to SBK in SCI1C2
Table 12-4. SCI1C2 Register Field Descriptions (continued)
Field
Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| MC9S08RG32CFG | 制造商:Rochester Electronics LLC 功能描述:9S08 2K RAM 32K FLASH - Bulk 制造商:Motorola Inc 功能描述: |
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