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參數(shù)資料
| 型號： | MCF5272VM66 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 66 MHz, RISC PROCESSOR, PBGA196 |
| 封裝： | PLASTIC, BGA-196 |
| 文件頁數(shù)： | 281/550頁 |
| 文件大小： | 5933K |
| 代理商： | MCF5272VM66 |
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MOTOROLA
Chapter 14. Queued Serial Peripheral Interface (QSPI) Module
14-13
Programming Model
Table 14-6 describes QIR elds.
The command and data RAM in the QSPI is indirectly accessible with QDR and QAR as
48 separate locations that comprise 16 words of transmit data, 16 words of receive data and
16 bytes of commands.
A write to QDR causes data to be written to the RAM entry specied by QAR[ADDR].
This also causes the value in QAR to increment.
Correspondingly, a read at QDR returns the data in the RAM at the address specied by
QAR[ADDR]. This also causes QAR to increment. A read access requires a single wait
state.
Table 14-6. QIR Field Descriptions
BIts
Name
Description
15
WCEFB Write collision access error enable. A write collision occurs during a data transfer when
the RAM entry containing the command currently being executed is written to by the CPU
with the QDR. When this bit is asserted, the write access to QDR results in an access
error.
14
ABRTB
Abort access error enable. An abort occurs when QDLYR[SPE] is cleared during a
transfer. When set, an attempt to clear QDLYR[SPE] during a transfer results in an
access error.
13
—
Reserved, should be cleared.
12
ABRTL
Abort lock-out. When set, QDLYR[SPE] cannot be cleared by writing to the QDLYR.
QDLYR[SPE] is only cleared by the QSPI when a transfer completes.
11
WCEFE Write collision interrupt enable. Interrupt enable for WCEF. Setting this bit enables the
interrupt, and clearing it disables the interrupt.
10
ABRTE
Abort interrupt enable. Interrupt enable for ABRT ag. Setting this bit enables the
interrupt, and clearing it disables the interrupt.
9
—
Reserved, should be cleared.
8
SPIFE
QSPI nished interrupt enable. Interrupt enable for SPIF. Setting this bit enables the
interrupt, and clearing it disables the interrupt.
7–4
—
Reserved, should be cleared.
3
WCEF
Write collision error ag. Indicates that an attempt has been made to write to the RAM
entry that is currently being executed. Writing a 1 to this bit clears it and writing 0 has no
effect.
2
ABRT
Abort ag. Indicates that QDLYR[SPE] has been cleared by the user writing to the
QDLYR rather than by completion of the command queue by the QSPI. Writing a 1 to this
bit clears it and writing 0 has no effect.
1
—
Reserved, should be cleared.
0
SPIF
QSPI nished ag. Asserted when the QSPI has completed all the commands in the
queue. Set on completion of the command pointed to by QWR[ENDQP], and on
completion of the current command after assertion of QWR[HALT]. In wraparound mode,
this bit is set every time the command pointed to by QWR[ENDQP] is completed. Writing
a 1 to this bit clears it and writing 0 has no effect.
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| MCF5272VM66R2 | 制造商:Freescale Semiconductor 功能描述:Microcontroler |
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