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參數(shù)資料
| 型號： | MCF53014CMJ240J |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 20/62頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 32BIT 128KB 256MAPBGA |
| 標準包裝： | 450 |
| 系列： | MCF5301x |
| 核心處理器： | Coldfire V3 |
| 芯體尺寸： | 32-位 |
| 速度： | 240MHz |
| 連通性： | EBI/EMI，以太網(wǎng)，I²C，MMC，SPI，SSI，UART/USART，USB，USB OTG |
| 外圍設(shè)備： | DMA，PWM，WDT |
| 輸入/輸出數(shù)： | 83 |
| 程序存儲器容量： | 16KB（16K x 8） |
| 程序存儲器類型： | 緩存 |
| RAM 容量： | 128K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.08 V ~ 3.6 V |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 256-LBGA |
| 包裝： | 托盤 |
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Preliminary Electrical Characteristics
MCF5301x Data Sheet, Rev. 5
Preliminary—Subject to Change Without Notice
Freescale Semiconductor
27
Figure 11. FlexBus Read Timing
Figure 12. Flexbus Write Timing
5.7
SDRAM Bus
The SDRAM controller supports accesses to main SDRAM memory from any internal master. It supports either standard
SDRAM or double data rate (DDR) SDRAM, but it does not support both at the same time.
5.7.1
SDR SDRAM AC Timing Characteristics
The following timing numbers indicate when data will be latched or driven onto the external bus, relative to the memory bus
clock, when operating in SDR mode on write cycles and relative to SD_DQS on read cycles. The device’s SDRAM controller
is a DDR controller that has an SDR mode. Because it is designed to support DDR, a DQS pulse must still be supplied to the
device for each data beat of an SDR read. The processor accomplishes this by asserting a signal named SD_SDR_DQS during
FB_CLK
FB_R/W
S0
S1
S2
S3
FB_TS
FB_A[23:0]
FB_D[31:X]
FB_CSn, FB_OE,
FB_BE/BWEn
FB_TA
DATA
ADDR[31:X]
ADDR[23:0]
FB3
FB1
FB2
FB5
FB4
FB7
FB6
FB_CLK
FB_R/W
FB_TS
FB_OE
S0
S2
S3
DATA
S1
ADDR[31:X]
FB_A[23:0]
FB_D[31:X]
ADDR[23:0]
FB_CSn, FB_BE/BWEn
FB_TA
FB3
FB1
FB2
FB7
FB6
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參數(shù)描述 |
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| MCF53017 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Version 3 ColdFire? core with EMAC |
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